各实施例和实施模式涉及紧凑型电可擦除可编程非易失性存储器(EEPROM)。
背景技术：
非易失性存储器技术具体分为两个主要类别：EEPROM存储器和闪存。每个类别有其优点和缺点。例如，闪存有以下优点：具有非常小的存储器单元、块粒度和快速访问时间，但有以下缺点：相比 EEPROM较不耐用，具有复杂的外围算法电路，并且消耗显著量的能量用于写入。关于EEPROM存储器，特别是页面可访问的EEPROM 存储器，它特别有以下优点：具有高耐用性、更简单的外围电路、第一访问时间、页面粒度、用于写入的较低能量消耗，它的主要缺点是其存储器单元更加庞大。
因此，归因于外围电路和存储器单元的相应尺寸，EEPROM存储器以低于存储密度上限而比闪存更紧凑。然而，归因于两种技术中电子组件尺寸的减小，这一上限不断提高。
例如，这一上限当前对应于约8至16Mb的密度。
因此，可取的是进一步减小EEPROM存储器单元的尺寸，以便受益于它们在更高密度存储器中的优点。
EEPROM存储器单元通常包括串联连接的访问晶体管和状态晶体管，访问晶体管允许状态晶体管经由它的传导端子被耦合到位线。状态晶体管允许代表逻辑数据的电荷以非易失性方式被存储在它的浮置栅极中，位线允许存储器单元被选择性地访问以用于写入或读取。
写入操作通常包括擦除，随后是编程操作。在擦除期间，正的高擦除电压被施加到状态晶体管的控制栅极，而经由福勒-诺德海姆 (Fowler-Nordheim)效应从源极线(例如连接到地)向浮置栅极中注入电子电荷。在编程操作期间，正的高编程电压经由位线并通过访问晶体管而被施加到状态晶体管的漏极，而经由福勒-诺德海姆效应提取可能存储在浮置栅极中的电子电荷。
高编程电压例如具有13至15伏的量级，并且访问晶体管必须足够稳健以对它进行传输，这是EEPROM存储器单元的更大体积的一个原因。
技术实现要素：
根据一个方面，提供了一种电可擦除可编程非易失性存储器类型的存储器器件。该存储器器件形成在半导体衬底中和其上。存储器平面包括至少一个存储器单元，存储器单元包括具有源极区域、漏极区域、控制栅极和浮置栅极的状态晶体管，以及具有源极区域、漏极区域和栅极的访问晶体管，访问晶体管的源极区域耦合到源极线。访问晶体管的漏极区域和状态晶体管的源极区域是共同的，状态晶体管的漏极区域耦合到位线，倚靠在介电层上的浮置栅极具有第一部分和第二部分，第一部分具有第一厚度，第二部分具有小于第一厚度的第二厚度。第二部分位于状态晶体管的源极区域侧。
位线允许存储器单元被选择性地访问以用于写入或读取。
如此地位于状态晶体管的源极区域侧的、介电层的第二较薄部分可以有利地面向以下而被定位：源极区域的至少一部分、以及状态晶体管的源极区域与漏极区域之间定位的区域的一部分。第二介电层的形成通常包括光刻蚀刻步骤；相比于基本上在位于源极区域与漏极区域之间的区域的中间执行蚀刻时，并且对于相同性质的蚀刻，这种配置使得有可能获得更窄的注入窗口(即，浮置栅极和第二介电层的交叉部)。
状态晶体管因此可以更紧凑，因为其源极与漏极之间的空间仅包含蚀刻开口的一部分，而不是完整的蚀刻开口。
例如，介电层包括延伸超出浮置栅极的第三部分，其位于状态晶体管的源极区域之上并且具有等于第二厚度的厚度。
此外，并且如下面所定义的，由于每个访问晶体管经由其源极区域耦合到对应的源极线，并且每个状态晶体管经由其漏极区域耦合到对应的位线，所以高擦除和编程电压不会经由访问晶体管被施加。这有利地使得有可能产生更紧凑的访问晶体管，诸如例如竖直栅极晶体管。
根据一个实施例，集成电路包括擦除电路，擦除电路在擦除期间被配置为：向状态晶体管的控制栅极传输擦除电压，以便将状态晶体管设置在导通状态。
有利地，擦除电路在擦除期间被配置为：向访问晶体管的栅极传输零电压，以便指令访问晶体管呈现关断状态。
集成电路还可以包括编程电路，编程电路在编程操作期间被配置为：向状态晶体管的控制栅极传输编程电压，并且同时通过耦合到状态晶体管的漏极的位线传输编程禁止电压，以使得状态晶体管不被设置在关断状态，或者传输编程允许电压以便将状态晶体管设置在关断状态。
施加到位线的编程禁止电压和编程允许电压以相同的方式传输到状态晶体管的源极，因为状态晶体管由施加到其控制栅极的高的正电压而被迫使进入导通状态。这个(编程禁止或编程允许)电压因此直接调制注入的电流。
有利地，编程电路在编程操作期间被配置为：向访问晶体管的栅极传输零电压，以便指令访问晶体管呈现关断状态。
根据一个实施例，存储器平面包括：布置在存储器字的行和列中的多个存储器单元，每个存储器字包括在同一个行上的N个存储器单元；耦合到存储器单元的至少一个源极线；每列的N个位线，每个位线耦合到同一个列的每个存储器字中的存储器单元；每列的一个控制栅极线，耦合到属于该列的存储器单元的状态晶体管的控制栅极；以及每行的一个字线，耦合到属于该行的存储器单元的访问晶体管的栅极。
根据一个实施例，擦除电路在擦除期间被配置为：通过控制栅极线传输擦除电压，该控制栅极线耦合到存储器单元组中的存储器单元的状态晶体管的控制栅极。
根据一个实施例，擦除电路在擦除期间被配置为：通过字线传输零电压，该字线耦合到存储器单元组中的存储器单元的访问晶体管的栅极。
根据一个实施例，编程电路在编程操作期间被配置为：通过耦合到存储器单元组中的存储器单元的状态晶体管的控制栅极的控制栅极线来传输编程电压，并且同时通过分别耦合到这个存储器单元组中的存储器单元的位线来传输编程禁止电压或编程允许电压。
根据一个实施例，编程电路在编程操作期间被配置为：通过字线传输零电压，该字线耦合到存储器单元组中的存储器单元的访问晶体管的栅极。
根据一个实施例，根据与状态晶体管的面向第一介电层的部分的结构同源的结构，每个访问晶体管包括叠加的第一栅极和第二栅极，第一栅极和第二栅极此外被电连接。
术语“同源结构”被理解为意指所讨论的结构具有相同的性质，包括相同的材料，例如具有相同的厚度，诸如通过共同工艺在不同部位处获得的结构。
根据一个实施例，每个访问晶体管包括竖直栅极，竖直栅极包括由沟槽中的绝缘包围部包围的导电中心部分，访问晶体管的源极和漏极区域位于在衬底的表面处的竖直栅极的任一侧。
绝缘包围部因此形成访问晶体管的栅极电介质(或栅极氧化物)，而将栅极和沟道分开。
根据一个实施例，每个访问晶体管包括竖直栅极，竖直栅极包括由沟槽中的绝缘包围部包围的导电中心部分，访问晶体管的漏极区域位于衬底的表面处，并且访问晶体管的源极区域位于隐埋层中，隐埋层隐埋在衬底中的深处，隐埋层形成对应的源极线。
类似地，绝缘包围部形成访问晶体管的栅极电介质(或栅极氧化物)，而将栅极和沟道分开。
有利地，每个访问晶体管的漏极区域位于在衬底的表面处的竖直栅极的任一侧，并且与两个状态晶体管的源极区域串联连接，两个状态晶体管分别属于位于访问晶体管的任一侧的两个存储器单元。
每个状态晶体管可以进一步包括电容性注入区域，电容性注入区域位于介电层的第二部分之下和介电层的第一部分的一部分之下。
还提供了一种包括根据本实用新型的存储器集成电路的电子设备，诸如移动电话、助听器、计算机、或者车辆或卫星的电子设备。
如此定义的实施例使得有可能减小EEPROM存储器单元的尺寸，同时处理与高写入电压相关的应力，诸如归因于热载流子扩散的泄漏、PN结的非破坏性击穿、或栅极电介质磨损。
附图说明
一经审视完全非限制性的实施例和实施模式的详细描述以及附图，本实用新型的其他优点和特征将变得明显，在附图中：
图1图示了来自我的早期专利的存储器单元；
图2至图7图示了本实用新型的示例性实施例；
图8和图9A至图9E图示了本实用新型的示例性实施模式。
具体实施方式
图1示出了来自我发明的法国专利公开FR 3054723和美国对应申请/003487的示例性EEPROM存储器单元CEL架构。与典型的存储器单元不同，这一架构包括连接在状态晶体管TE的源极与源极线SL之间的访问晶体管TA，状态晶体管TE的漏极直接连接到位线BL。
访问晶体管TA包括源极区域TAs和漏极区域TAd，并且在这个示例中包括两个栅极G1、G2，它们被电连接以便具有单栅极晶体管功能。
这种“向后”架构允许比施加到常规EEPROM存储器单元架构的位线的电压较低的施加到位线的电压。减小访问晶体管TA通常经受的应力因此允许更小的访问晶体管TA产生。
具体地，在这个示例中，擦除和编程操作通过施加到状态晶体管 TE的控制栅极的电压和施加到位线BL的电压来实施，位线BL直接连接到状态晶体管TE的漏极。
电荷注入和提取操作经由注入窗口来执行，注入窗口基本上位于浮置栅极的中间，状态晶体管TE的源极TEs与漏极TEd之间的沟道区域上面的半程。
注入窗口倚靠在隧道氧化物层OXTN上，隧道氧化物层OXTN 比位于注入窗口任一侧的栅极氧化物层OXHV薄。
首先，高编程和擦除电压不经由访问晶体管TA传输。
其次，访问晶体管TA的栅极G1、G2，与源极区域TEs侧和漏极区域TEd侧的状态晶体管TE的浮置栅极GF一起，倚靠在栅极氧化物OXHV的厚度上。
栅极氧化物层OXHV的厚度使得有可能避免状态晶体管TE的浮置栅极GF与漏极TEd之间的热载流子泄漏，并且避免由于状态晶体管TA的漏极TAd与栅极G1之间的应力所致的过早磨损。
然而，在制造工艺中，通过蚀刻第一先前形成的氧化物层，然后通过在蚀刻区中并且在第一氧化物层上形成第二氧化物层OXTN，来获得注入窗口。第一和第二氧化物层的叠加形成栅极氧化物层 OXHV，并且蚀刻区中的第二氧化物层形成薄隧道氧化物层OXTN。
这种蚀刻难以实施用于注入窗口的开口的小尺寸。
具体而言，优选地执行湿法蚀刻，例如出于工艺优化原因，但是这种类型的蚀刻一般要求厚的掩蔽抗蚀剂，其与小尺寸的光刻不相容。
例如，尝试使用简单的湿法蚀刻技术来蚀刻小于通常为0.34μm (在源极-漏极方向上)的注入窗口是不切实际的。
使用硬掩模(例如由氮化硅制成)的技术可以使得有可能减小蚀刻尺寸，但是实施起来可能是复杂且昂贵的。
然而，可取的是减小注入窗口的开口的尺寸，例如减小到0.1μm 与0.2μm之间，特别是使用简单的湿法蚀刻技术。这将使得有可能既减小状态晶体管的尺寸(在源极-漏极方向上)，又改进存储器单元的耦合因子(以便限制将被施加的擦除和编程电压)。
图2示出了存储器字WD，其属于电可擦除可编程非易失性存储器(EEPROM)类型的示例性存储器EE的存储器平面PM。
存储器字包括八个存储器单元CEL，每个存储器单元CEL包括浮置栅极晶体管(称为状态晶体管TE)和访问晶体管TA。
存储器单元被布置在存储器平面PM中的存储器字WD的行RG 中和列COL中。
行RG包括布置在第一方向X上的一系列存储器字WD，并且列 COL包括布置在与第一方向X垂直的第二方向Y上的一系列存储器字。
为了访问列CEL的存储器单元CEL，存储器平面PM被提供有每存储器字的N个位线BLi(1≤i≤N，其中在这个示例中N＝8)并且被提供有控制栅极线CGT，N个位线BLi链接到同一个列的每存储器字的一个存储器单元，控制栅极线CGT经由专用于每个存储器字WD 的控制栅极开关CGS而被耦合到列的存储器字的状态晶体管TE的控制栅极。
控制栅极开关CGS例如包括由控制信号控制的反相器电路，控制信号通过控制栅极开关CGS控制线传输。
向状态晶体管的控制栅极传输控制栅极信号的控制栅极线CGT 可以包括例如总线，特别是在向控制栅极传输正电压和负电压的情况下。
为了访问行RG的存储器单元CEL，存储器平面PM被提供有字线WL并且被提供有控制栅极开关控制线CGL，字线WL被链接到同一个行的访问晶体管TA的栅极，控制栅极开关控制线CGL被链接到专用于行的存储器字WD的控制栅极开关CGS。
源极线SL此外对同一个行的存储器单元是共用的、对一组行的存储器单元是共用的、或者对存储器平面的所有存储器单元是共用的。
每个存储器单元CEL的状态晶体管TE和访问晶体管TA串联连接，在状态晶体管的源极与访问晶体管的漏极之间。
每个位线BLi耦合到相应存储器单元CEL的状态晶体管TE的漏极，并且访问晶体管的源极耦合到源极线SL。
图3示出了存储器单元CEL的一个示例性实施例的截面视图。
存储器单元CEL包括串联的访问晶体管TA和状态晶体管TE，它们形成在具有第一传导类型的半导体衬底SUB中和其上。
存储器单元CEL还可以形成在例如第一传导类型的半导体阱中和其上，并且通过半导体绝缘区域与下面的衬底电绝缘，半导体绝缘区域具有第二传导类型并且包括隐埋层和横向阱隔离。
状态晶体管TE包括半导体源极区域TEs和半导体漏极区域TEd，二者都具有与第一传导类型相反的第二传导类型，它们被注入在衬底 SUB的表面处。由状态晶体管的源极TEs和漏极TEd界定的衬底表面处的区域被称为状态晶体管TE的沟道区域。
访问晶体管TA经由它的源极区域耦合到源极线SL，并且状态晶体管TE经由它的漏极区域TEd耦合到对应的位线BL。状态晶体管的源极TEs和访问晶体管的漏极TAd由两个晶体管共用的注入区形成。
状态晶体管TE包括在浮置栅极FG上面的控制栅极CG，它们通过控制栅极介电层ONO彼此电绝缘。层ONO通常包括例如氮化硅层和氧化硅层的交替。
浮置栅极FG倚靠在介电层OX上。介电层OX包括具有第一厚度e1的第一部分HV和具有第二厚度e2的第二部分TN，第二厚度 e2小于第一厚度e1。
介电层OX的第二部分TN位于状态晶体管TE的源极侧。
另外，介电层OX包括第三部分TNs，其具有与第二部分TN的第二厚度e2相同的厚度。
第一厚度e1对应于高压栅极电介质的厚度，例如大约20nm至 25nm，其能够例如承受大约20V至25V的电压，而没有泄漏并且没有过早磨损。
面向介电层OX的第一部分HV定位的沟道区域的部分被称为有效沟道区域。具体地，正是沟道区域的这个部分将在读取指令期间限定状态晶体管TE的导通状态或关断状态，分别表示存储器单元CEL 的已擦除状态或已编程状态。
第二厚度e2对应于隧道电介质的厚度，该厚度被配置为允许并且承受在大约10V(例如在9V与12V之间)的电压下通过福勒-诺德海姆效应的电荷注入，即，大约8nm的厚度e2。
介电层OX的第二部分TN和第三部分TNs一起形成在半导体衬底上。
介电层的第二部分TN从位于状态晶体管的源极区域TEs与沟道区域之间的结合部之上的位置延伸，直到竖直定位于状态晶体管的源极区域TEs与漏极区域TEd之间的位置，基本上位于沿着沟道区域的四分之一与中间之间。
介电层的第三部分TNs从位于第二部分的状态晶体管的源极区域TEs与沟道区域之间的结合部之上的位置延伸，直到位于状态晶体管的源极区域TEs之上的位置，在状态晶体管TE与访问晶体管TA 之间。
状态晶体管的源极区域TEs和漏极区域TEd的内边缘的位置由浮置栅极FG和控制栅极CG横向地界定。通常，浮置栅极FG和控制栅极CG的侧面由介电间隔物(其在这里未示出)覆盖。
注入窗口INJ由浮置栅极FG与介电层OX的第二部分TN的交叉界定，其对应于介电层OX的一部分，该部分具有第二厚度e2且面向状态晶体管TE的沟道区域定位。
因此，注入窗口INJ竖直地定位于源极区域TEs与漏极区域TEd 之间，在一侧与漏极区域TEd相距一定距离并且在另一侧与源极区域TEs毗邻。
注入窗口INJ的这种布置使得有可能以宽度LInj来产生它，该宽度LInj比使用简单的蚀刻工艺(诸如例如在由抗蚀剂制成的掩模上的湿法蚀刻)可以实现的最小开口OUV宽度小得多。
具体地，例如0.34μm的最小开口OUV(其中介电层OX的第二部分TN和第三部分TNs被形成)部分地定位在访问晶体管TA之上，在状态晶体管TE的沟道区域之外。
这使得有可能既将注入窗口INJ的宽度LInj减小到例如0.20μm，并且因此改进存储器单元的耦合因子，并且还针对不变的有效沟道长度而减小状态晶体管TE的总长度。
注入窗口INJ的尺寸的减小使得有可能既使存储器单元CEL的耦合因子最大化，又减小状态晶体管TE的长度(在源极-漏极方向上) 而同时保持恒定的有效沟道长度。
此外，上面(特别是参考图2)介绍的配置(其中访问晶体管TA 连接到源极线SL，并且状态晶体管TE直接连接到位线BL)使得有可能：作为回报，对于制定与典型实施方式不同的电激活过程(即，擦除和编程过程)，减小访问晶体管TA经受的应力并且减小访问晶体管TA的尺寸。
在这个示例中，根据与状态晶体管TE的面向第一介电层HV定位的部分的结构同源(homologous)的结构，访问晶体管TA包括被叠加的第一栅极G1和第二栅极G2，第一栅极G1和第二栅极G2此外被电连接。
术语“同源结构”在此处和后文中被理解为意指所讨论的结构具有相同的性质，包括相同的材料，例如具有相同的厚度，诸如通过共同工艺在不同部位处获得的结构。
这种配置具有在制造工艺方面为最佳的优点；具体地，访问晶体管TA的栅极介电层HV在与状态晶体管TE的介电层OX的第一部分HV相同的步骤期间被形成；访问晶体管TA的第一栅极G1在与状态晶体管TE的浮置栅极FG相同的步骤期间被形成；访问晶体管TA的控制栅极介电层ONO在与状态晶体管TE的控制栅极介电层 ONO相同的步骤期间被形成；访问晶体管TA的第二栅极G2在与状态晶体管TE的控制栅极CG相同的步骤期间被形成。另外，访问晶体管的源极区域TAs和漏极区域TAd也在与状态晶体管TE的源极区域TEs和漏极区域TEd的注入相同的步骤期间被形成。访问晶体管 TA的漏极区域TAd和状态晶体管TE的源极区域TEs基本上由单个注入区域形成。
第一栅极G1和第二栅极G2此外被电连接，而允许访问晶体管 TA具有常规的单栅极晶体管功能。
状态晶体管TE在源极TAs-漏极TAd方向上的长度有利地小于在典型设计中(例如基本上等于0.30μm)。
由导电竖直过孔(例如，由金属制成)链接的、延伸通过集成电路的互连层的导电轨道(例如，由金属制成)在这个示例中形成存储器平面PM的源极线SL和位线BL。
例如，在这个示例中，从源极线SL到位线BL的存储器单元的长度可以大体上是1.31μm(在如下的制造工艺的上下文中，该制造工艺关于在准确性方面被优化但也复杂且昂贵的工艺而言是简单且相对不准确的)。
概言之，如下面将特别参考图8描述的，这种存储器单元配置(包括访问晶体管和状态晶体管，访问晶体管经由它的源极区域耦合到对应的源极线，状态晶体管经由它的漏极区域耦合到对应的位线)要求电激活过程，该电激活过程通过福勒-诺德海姆效应来实施从状态晶体管的沟道区域到浮置栅极中的电荷注入，而不使高的擦除或编程电压通过访问晶体管，这与典型的过程不同，在典型的过程中，电荷从传导端子(其被提供有在注入窗口之下延伸的电容性注入区域)被注入，并且经由访问晶体管被传输。这使得有可能减小访问晶体管的尺寸，并且省略电容性注入区域(capa注入)。
另外，通过这种存储器单元配置而使得有可能的、位于状态晶体管的源极区域侧的这种注入窗口设计(由浮置栅极和介电层的第二部分的交叉所限定)允许状态晶体管的尺寸减小，同时提供高度可靠性，并且不会使制造工艺更复杂。
图4示出了EEPROM存储器单元CEL的另一示例性实施例的截面视图。
状态晶体管TE几乎与上面参考图3描述的存储器单元的状态晶体管相同；共同的元件带有相同的参考标记并且这里不再描述。
这个实施例利用访问晶体管TA经受的应力的减小。
具体地，在这个示例中，访问晶体管是竖直栅极晶体管，相比于上面参考图3描述的访问晶体管TA的类型的“平面”晶体管而言，较不能够承受高电压，但是更紧凑。
因此，访问晶体管包括竖直栅极GV，竖直栅极GV包括由形成在沟槽中的绝缘包围部OXV包围的导电中心部分PC。访问晶体管 TA的源极区域TAs和漏极区域TAd位于衬底SUB的表面处的竖直栅极GV的任一侧。
绝缘包围部(例如由氧化硅制成)因此形成访问晶体管TA的栅极氧化物，而将竖直栅极与沟道分开。
介电层OX的第二部分TN和第三部分TNs一起形成在半导体衬底上。
介电层的第二部分TN从位于状态晶体管的源极区域TEs与沟道区域之间的结合部之上的位置延伸，直到竖直地定位于沿着沟道区域的大体上四分之一与中间之间的位置。
介电层的第三部分TNs从第二部分延伸到竖直栅极访问晶体管 TA之上。
介电层OX的第二部分TN和第三部分TNs被形成在其中的最小开口OUV(例如，0.34μm)定位于访问晶体管TA更上方，在状态晶体管TE的沟道区域之外。
这个开口可以有利地覆盖竖直栅极晶体管，并且还可以用来形成在那里的相邻存储器单元的状态晶体管的介电层的第二部分和第三部分，这个单元共享相同的源极线SL接触部。
这使得有可能既将注入窗口INJ的宽度LInj减小到例如0.14μm，并且因此改进存储器单元的耦合因子，并且还针对不变的有效沟道长度而减小状态晶体管TE的总长度。
在这个示例中，源极线SL和位线BL也由集成电路的互连层级中的导电轨道和过孔形成。
例如，在这个示例中，从源极线SL到位线BL的存储器单元的长度可以大体上为0.98μm(也是在如下的制造工艺的上下文中，该制造工艺关于在准确性方面被优化但也复杂且昂贵的工艺而言是简单且相对不准确的)。
图5示出了EEPROM存储器单元CEL的另一示例性实施例的截面视图。
状态晶体管TE与参考图4描述的存储器单元的状态晶体管相同；共同的元件带有相同的参考标记并且这里不再描述。
这个示例中的访问晶体管TA也是竖直栅极GV晶体管，其包括由形成在沟槽中的绝缘包围部OXV包围的导电中心部分PC。
这个示例中的竖直栅极GV访问晶体管TA包括位于隐埋层NISO (隐埋在衬底SUB中的深处)中的源极区域TAs，隐埋层NISO形成对应的源极线SL。关于访问晶体管TA的漏极区域TAd，它位于衬底 SUB的表面处。
另外，访问晶体管TA包括第二漏极区域TAd2，两个漏极区域 TAd、TAd2位于衬底SUB的表面处的竖直栅极GV的任一侧，漏极区域中的每个漏极区域与两个状态晶体管TE、TE2串联连接，每个状态晶体管TE、TE2属于一个相应的存储器单元CEL、CEL2。
两个状态晶体管TE、TE2中的每个的介电层OX、OX2的第二部分TN、TN2和第三部分TNs被形成在其中的开口OUV(例如，这里为0.63μm)定位于访问晶体管TA之上以及其任一侧。
这使得有可能既产生注入窗口INJ的最佳宽度LInj(例如在 0.14μm)，并且因此针对不变的有效沟道长度而减小状态晶体管对 TE、TE2的总长度。
例如，在这个示例中，从隐埋栅极到位线BL的存储器单元CEL、 CEL2的长度可以大体上为0.76μm(也是在如下的制造工艺的上下文中，该制造工艺关于在准确性方面被优化但也很复杂且昂贵的工艺而言是简单且相对不准确的)。
图6示出了EEPROM存储器单元CEL的另一示例性实施例的截面视图。
这个示例对应于上面参考图3描述的存储器单元CEL，其中状态晶体管TE进一步包括电容性注入区域CAP(或capa注入)，电容性注入区域CAP位于状态晶体管TE的源极区域TEs附近的衬底SUB 的表面处，并且延伸超出注入窗口且与状态晶体管TE的漏极区域 TEd相距一定距离。
电容性注入区域CAP是可选的，并且可以通过避免与注入窗口 INJ之下的热载流子扩散有关的潜在问题而允许可靠性和服务寿命被增加。
这个电容性注入区域CAP特别适用于上面参考图3至图5描述的各种示例性实施例。
图7示出了包括电可擦除可编程类型的非易失性存储器EE的电子设备，诸如助听器或芯片卡。
存储器EE包括存储器平面PM，存储器平面PM包括至少一个存储器单元CEL，存储器单元CEL包括状态晶体管TE和访问晶体管 TA，状态晶体管TE具有源极区域TEs、漏极区域TEd、控制栅极CG 和浮置栅极FG，访问晶体管TA具有源极区域TAs、漏极区域TAd 和栅极G1-G2、GV，访问晶体管的源极区域TAs耦合到源极线SL，访问晶体管的漏极区域TAd和状态晶体管的源极区域TEs是共同的，状态晶体管的漏极区域TEd耦合到位线BL。状态晶体管的浮置栅极 FG倚靠在介电层OX上，介电层OX具有第一部分HV和第二部分 TN，第一部分HV具有第一厚度e1，第二部分TN具有小于第一厚度 e1的第二厚度e2，第二部分TN位于状态晶体管TE的源极区域TEs。
存储器EE进一步包括列解码器DECX和行解码器DECY、以及控制电路。
控制电路CMD包括擦除电路EF和编程PR电路。
擦除电路EF旨在通过经由行DECY和列DECX解码器进行路由，通过特别地在控制栅极CG线、位线BL、字线WL和源极线SL上传输电压信号，来实施存储器单元擦除。
如图8中示出的，擦除电路EF在擦除期间被配置为：通过耦合到存储器单元CEL的状态晶体管TE的控制栅极CG的控制栅极线 CGT来传输负擦除电压，以便将状态晶体管TE设置在导通状态。
擦除电路EF还可以通过耦合到存储器单元CEL的访问晶体管 TA的栅极的字线WL来传输零电压，以便指令访问晶体管TA呈现关断状态。
擦除电压的值在这个示例中为-15V。可选地，-2V的电压被施加到其他控制栅极线CGT，以便最小化属于行DECY和列DECX解码器的晶体管上的击穿应力。关于存储器单元的擦除本身，这个-2V的电压可以为零。
控制电路CMD例如被配置为实施写入操作，写入操作包括对存储器单元组的集体擦除，随后是选择性地对这个存储器单元组进行编程的操作。
存储器单元组可以包括例如最少是存储器单元的一个字、以及最多是一个整个页面。
编程电路PR旨在通过经由行DECY和列DECX解码器进行路由，通过特别地在控制栅极CG线、位线BL、字线WL和源极线SL上传输电压信号，来实施存储器单元编程操作。
如图8中示出的，编程电路PRG在编程操作期间被配置为：通过耦合到属于存储器单元CEL的状态晶体管TE的控制栅极CG的控制栅极线CGT来传输正的编程电压，并且同时通过耦合到状态晶体管的漏极区域TEd的位线BL来传输编程禁止电压，以使得状态晶体管TE不被设置在关断状态，或者传输编程允许电压以便将状态晶体管TE设置在关断状态。
控制栅极的高电位通过电容性耦合在浮置栅极上生成高电位，从而状态晶体管被设置在导通状态。
状态晶体管的漏极TEd处的电压然后以相同的方式被传送到状态晶体管的源极TEs。
在位线上具有零值的编程允许电压在源极TEs上生成零电压，通过注入窗口INJ的电位差具有10V的量级，浮置栅极然后通过福勒- 诺德海姆效应被放电。
在位线上具有正值的编程禁止电压在源极TEs上生成类似的正电压，通过注入窗口INJ的电位差具有10V减去禁止电压的量级，即 10V-5V＝5V，该值不足以生成显著的福勒-诺德海姆电流，由此阻止(或禁止)浮置栅极的放电。
这例如对应于属于存储器单元组的存储器单元的选择性编程。
编程电路此外可以通过耦合到访问晶体管TA的栅极的字线WL 来传输零电压，以便指令访问晶体管TA呈现关断状态。
编程电压的值在这个示例中为+15V，编程禁止电压的值为+5V并且编程允许电压的值为0V。可选地，+3V的电压被施加到其他控制栅极CG线，以便最小化属于行DECY和列DECX解码器的晶体管上的击穿应力，并且+1V的电压被施加到源极线，以便优化访问晶体管中的泄漏防止。关于存储器单元的编程本身，这些+3V和+1V的电压可以为零。
图9A到图9E示出了用于在具有第一传导类型的半导体衬底 SUB中和其上制造EEPROM存储器单元的工艺步骤的结果的截面视图。
图9A示出了形成第一介电层OX1的结果。第一介电层OX1的厚度等于第一厚度e1与第二厚度e2之间的差e1-e2，第二厚度e2小于第一厚度e1。
第一介电层OX1的这种形成可以包括例如介电材料(诸如氧化硅)在衬底SUB的表面上的沉积或生长。
图9B示出了光刻操作的结果，光刻操作包括放置具有开口OUV 的掩模RES，以及对面向开口OUV定位的第一介电层OX1进行蚀刻，向下蚀刻到衬底SUB的表面。
例如，掩模RES的放置包括厚抗蚀剂层RES的沉积，其中的开口OUV由有目标的暴露于辐射和去除被辐射区域或未辐射区域而产生。
第一介电层OX1的蚀刻是湿法蚀刻操作。
图9C示出了在第一介电层OX1的蚀刻部分中并且在第一介电层 OX1之上形成第二介电层OX2的结果，其具有小于第一厚度e1的第二厚度e2。
第二介电层OX2的这种形成可以例如包括介电材料(诸如氧化硅)的沉积或生长。
关于上面描述的实施例，第一介电层OX1和第二介电层OX2的叠加对应于介电层(OX)的第一部分(HV)，并且位于蚀刻部分中的第二介电层OX2对应于介电层(OX)的第二部分(TN)和第三部分(TNs)。
图9D示出了形成浮置栅极FG和形成面向浮置栅极FG的控制栅极CG的结果。
栅极FG、CG例如由掺杂的多晶硅(聚硅)制成。
例如，浮置栅极FG和控制栅极CG的产生包括：形成第一多晶硅层(FG，G1)，并且对该层进行蚀刻以便分离两个相邻存储器单元的浮置栅极(该蚀刻位于与图9D的截面平面平行的平面中，未示出)。
接下来，产生操作包括：形成控制栅极介电层ONO(包括例如氧化硅层和氮化硅层的交替)和形成第二多晶硅层(CG，G2)。
最后，产生操作包括：沿着在与图9D的截面平面垂直的方向上延伸的条带，蚀刻第二多晶硅层(CG，G2)、控制栅极介电层ONO 和第一多晶硅层(FG，G1)，向下到第二介电层OX2。
该最后蚀刻在第二多晶硅层中形成条带，一个条带形成同一个存储器字中的存储器单元的状态晶体管共用的控制栅极CG，另一个条带形成这个存储器字中的存储器单元的访问晶体管TA共用的第二栅极G2。
多晶硅层的蚀刻被实施以使得浮置栅极FG倚靠在第二介电层 OX2的位于开口OUV的部位处的一部分上、以及第一介电层OX1 和第二介电层OX2的堆叠上。
多晶硅层的蚀刻也被实施以便形成访问晶体管TA的第一栅极G1 和第二栅极G2的叠加。第一栅极G1和第二栅极G2的叠加位于第一介电层OX1和第二介电层OX2的堆叠之上。
图9E示出了将与第一传导类型相反的第二传导类型的掺杂物注入到衬底SUB的表面中的步骤的结果，特别是形成状态晶体管TE的源极区域TEs和漏极区域TEd、以及访问晶体管TA的源极区域TA 和漏极区域，与状态晶体管的源极区域TEs共享。
在注入操作期间，浮置栅极FG和控制栅极CG的堆叠、以及第一栅极G1和第二栅极G2的堆叠充当用于定位源极区域TEs、(TAs) 以及漏极区域TEd、TAd的硬掩模。
该结果对应于上面参考图3描述的示例性实施例，特别是状态晶体管TE的形成。
因此，访问晶体管TA的第一栅极G1已经在形成浮置栅极FG的同时形成，并且访问晶体管TA的第二栅极G2已经在形成控制栅极 CG的同时形成。分离第一栅极G1和第二栅极G2的层ONO在形成状态晶体管TE的控制栅极介电层ONO的同时形成。
例如，开口被形成在第二栅极G2和控制栅极介电层ONO中，而暴露第一栅极G1的一部分。接触部被分别形成在第一栅极G1和第二栅极G2的暴露部分上，以便借助于金属化层级中的金属(例如，在字线WL的层级)将它们电连接。
换言之，访问晶体管(具有与状态晶体管TE的面向第一介电层 OX1的部分的结构同源的结构)已经在如下的步骤中被制造，这些步骤被插入在制造状态晶体管TE的步骤之前或之后，或者在制造状态晶体管TE的步骤期间被实施。
此外，该工艺可以包括：在集成电路的互连层级中形成导电位线BL，它们通过导电竖直过孔链接到状态晶体管TE的漏极区域TEd；以及形成导电源极线SL，它们链接到访问晶体管TA的源极区域TAs。
源极线的形成可以包括：在集成电路的互连层级中形成通过导电竖直过孔链接的导电轨道，或者在衬底中的深处注入具有第二传导类型的半导体隐埋层(在访问晶体管是竖直栅极晶体管的情况下，诸如上面参考图5所描述的)。
此外，本实用新型不限于这些实施例，而是涵盖其所有变体；例如，在给定制造技术的上下文内，存储器单元实施例的尺寸已经通过示例的方式被提供，并且当然可以关于所使用的技术能力而更小。
另外，上面特别参考9A至9E描述的用于制造存储器器件的工艺绝不限制器件的结构；例如，在更精细的蚀刻技术的上下文中，可以不形成介电层的第三部分，而同时受益于尺寸减小的优点，这些优点涉及器件的结构并且在上面特别参考图3被提及。
技术特征：
1.一种电可擦除可编程非易失性存储器器件，在半导体衬底的表面处形成，其特征在于，所述存储器器件包括：
多个位线；
多个源极线；以及
存储器平面，包括多个存储器单元，每个存储器单元包括具有源极区域、漏极区域、控制栅极和浮置栅极的状态晶体管，每个存储器单元还包括具有源极区域、漏极区域和栅极的访问晶体管；
其中每个访问晶体管的源极区域耦合到所述多个源极线中的源极线；
其中所述访问晶体管的漏极区域和所述状态晶体管的源极区域是共同的；
其中每个状态晶体管的漏极区域耦合到所述多个位线中的位线；并且
其中每个存储器单元的浮置栅极覆盖介电层，所述介电层具有第一部分和第二部分，所述第一部分具有第一厚度，所述第二部分具有小于所述第一厚度的第二厚度，所述第二部分位于所述状态晶体管的源极区域侧。
2.根据权利要求1所述的电可擦除可编程非易失性存储器器件，其特征在于，其中所述介电层包括另外的第三部分，所述第三部分延伸超出所述浮置栅极，位于所述状态晶体管的源极区域之上，并且具有等于所述第二厚度的厚度。
3.根据权利要求1所述的电可擦除可编程非易失性存储器器件，其特征在于，进一步包括擦除电路，所述擦除电路在擦除期间被配置为：向所述状态晶体管的控制栅极传输擦除电压，以便将所述状态晶体管设置在导通状态。
4.根据权利要求3所述的电可擦除可编程非易失性存储器器件，其特征在于，其中所述擦除电路在擦除期间被配置为：向所述访问晶体管的栅极传输零电压，以便指令所述访问晶体管呈现关断状态。
5.根据权利要求1所述的电可擦除可编程非易失性存储器器件，其特征在于，包括编程电路，所述编程电路在编程操作期间被配置为：向所述状态晶体管的控制栅极传输编程电压，并且同时通过耦合到所述状态晶体管的漏极区域的位线传输编程禁止电压，以使得所述状态晶体管不被设置在关断状态，或者传输编程允许电压以便将所述状态晶体管设置在关断状态。
6.根据权利要求5所述的电可擦除可编程非易失性存储器器件，其特征在于，其中所述编程电路在编程操作期间被配置为：向所述访问晶体管的栅极传输零电压，以便指令所述访问晶体管呈现关断状态。
7.根据权利要求1所述的电可擦除可编程非易失性存储器器件，其特征在于，其中根据与所述状态晶体管的面向所述介电层定位的部分的结构同源的结构，每个访问晶体管包括叠加的第一栅极和第二栅极，所述第一栅极和所述第二栅极被电连接。
8.根据权利要求1所述的电可擦除可编程非易失性存储器器件，其特征在于，其中每个访问晶体管包括竖直栅极，所述竖直栅极包括由沟槽中的绝缘包围部包围的导电中心部分，所述访问晶体管的源极区域和漏极区域位于所述衬底的表面处的所述竖直栅极的任一侧。
9.根据权利要求1所述的电可擦除可编程非易失性存储器器件，其特征在于，其中每个访问晶体管包括竖直栅极，所述竖直栅极包括由沟槽中的绝缘包围部包围的导电中心部分，所述访问晶体管的漏极区域位于所述衬底的表面处，并且所述访问晶体管的源极区域位于隐埋层中，所述隐埋层隐埋在所述衬底中的深处，所述隐埋层形成对应的源极线。
10.根据权利要求1所述的电可擦除可编程非易失性存储器器件，其特征在于，其中每个状态晶体管包括电容性注入区域，所述电容性注入区域位于所述介电层的第二部分之下和所述介电层的第一部分的一部分之下。
11.一种电可擦除可编程非易失性存储器器件，其特征在于，包括：
多个存储器单元，被布置在存储器字的行和列中，每个存储器字包括在同一个行上的N个存储器单元，其中每个存储器单元包括具有源极区域、漏极区域、控制栅极和浮置栅极的状态晶体管，并且还包括具有源极区域、漏极区域和栅极的访问晶体管；
至少一个源极线，耦合到所述存储器单元；
每列的N个位线，每个位线耦合到列的每个存储器字中的存储器单元；
每列的控制栅极线，耦合到属于这个列的存储器单元的状态晶体管的控制栅极；以及
每行的字线，耦合到属于这个行的存储器单元的访问晶体管的栅极；
其中每个访问晶体管的源极区域耦合到所述至少一个源极线；
其中所述访问晶体管的漏极区域和所述状态晶体管的源极区域是共同的；
其中每个状态晶体管的漏极区域耦合到与该存储器单元相关联的位线；并且
其中每个存储器单元的浮置栅极覆盖介电层，所述介电层具有第一部分和第二部分，所述第一部分具有第一厚度，所述第二部分具有小于所述第一厚度的第二厚度，所述第二部分位于所述状态晶体管的源极区域侧。
12.根据权利要求11所述的电可擦除可编程非易失性存储器器件，其特征在于，进一步包括擦除电路，所述擦除电路在擦除期间被配置为：通过控制栅极线传输擦除电压，所述控制栅极线耦合到存储器单元组中的存储器单元的状态晶体管的控制栅极。
13.根据权利要求12所述的电可擦除可编程非易失性存储器器件，其特征在于，其中所述擦除电路在擦除期间被配置为：通过字线传输零电压，所述字线耦合到所述存储器单元组中的存储器单元的访问晶体管的栅极。
14.根据权利要求11所述的电可擦除可编程非易失性存储器器件，其特征在于，进一步包括编程电路，所述编程电路在编程操作期间被配置为：通过耦合到存储器单元组中的存储器单元的状态晶体管的控制栅极的控制栅极线来传输编程电压，并且同时通过分别耦合到这个存储器单元组中的存储器单元的位线来传输编程禁止电压或编程允许电压。
15.根据权利要求14所述的电可擦除可编程非易失性存储器器件，其特征在于，其中所述编程电路在编程操作期间进一步被配置为：通过字线传输零电压，所述字线耦合到所述存储器单元组中的存储器单元的访问晶体管的栅极。
16.根据权利要求11所述的电可擦除可编程非易失性存储器器件，其特征在于，其中所述存储器器件形成在衬底的表面处，并且其中每个访问晶体管包括竖直栅极，所述竖直栅极包括由沟槽中的绝缘包围部包围的导电中心部分，所述访问晶体管的漏极区域位于所述衬底的表面处，并且所述访问晶体管的源极区域位于隐埋层中，所述隐埋层隐埋在所述衬底中的深处，所述隐埋层形成对应的源极线。
17.根据权利要求16所述的电可擦除可编程非易失性存储器器件，其特征在于，其中每个访问晶体管的漏极区域位于所述衬底的表面处的所述竖直栅极的任一侧，并且与两个状态晶体管的源极区域串联连接，所述两个状态晶体管分别属于位于所述访问晶体管的任一侧的两个存储器单元。
18.一种电子设备，其特征在于，包括根据权利要求11所述的存储器器件，其中所述电子设备是移动电话或助听器。
技术总结
一种电可擦除可编程非易失性存储器器件包括布置在存储器平面中的存储器单元。每个存储器单元包括与状态晶体管串联的访问晶体管。每个访问晶体管经由其源极区域耦合到对应的源极线，并且每个状态晶体管经由其漏极区域耦合到对应的位线。每个状态晶体管的浮置栅极倚靠在具有第一部分和第二部分的介电层上，第一部分具有第一厚度，第二部分具有小于第一厚度的第二厚度。第二部分位于状态晶体管的源极侧。
技术研发人员：F·塔耶
受保护的技术使用者：意法半导体(鲁塞)公司
技术研发日：.09.06
技术公布日：.04.16
