本发明构思涉及存储装置，更具体地，涉及具有外围上单元(cop)结构或单元上外围(poc)结构的存储装置。
背景技术：
当代电子设备受到许多竞争需求的影响。物理尺寸、数据存储容量、数据处理速度和用户友好性是这些需求的现成例子。当代存储装置必须支持功能多样性并提供高数据存储容量，同时保持适当的尺寸以便结合在电子设备内。特别地，由存储装置的整体占用面积(footprint)所占的面积已经成为重要的设计考虑因素。对减小占用面积的需求推动了存储器单元集成，这反过来又推动了组成存储装置部件的布局和布线的复杂性。因此，寻求包括非易失性存储装置的存储装置，其以相对简单的布局和布线设计提供高集成密度。
技术实现要素：
本发明构思提供了一种外围上单元(cop)结构或单元上外围(poc)结构的非易失性存储装置，其能够减小外围电路区域的尺寸和/或提供相对简单的布线要求。
根据本发明构思的一个方面，提供一种非易失性存储器，该非易失性存储器包括：第一半导体层，垂直堆叠在第二半导体层上并包括第一存储器组、第二存储器组、第三存储器组和第四存储器组，其中第二半导体层包括分别在第一存储器组、第二存储器组、第三存储器组和第四存储器组下面的第一区域、第二区域、第三区域和第四区域，第一区域包括通过特定字线连接到第二存储器组、第三存储器组和第四存储器组中的一个存储器组的存储器单元的一个驱动电路以及通过第一位线连接到第一存储器组的存储器单元的另一个驱动电路，其中特定字线和第一位线在相同的水平方向上延伸。
根据本发明构思的另一方面，提供一种非易失性存储器，该非易失性存储器包括：第一半导体层，垂直堆叠在第二半导体层上并包括第一存储器组、第二存储器组、第三存储器组和第四存储器组，其中第二半导体层包括分别在第一存储器组、第二存储器组、第三存储器组和第四存储器组下面的第一区域、第二区域、第三区域和第四区域，并且第一区域包括连接到第一存储器组的一个驱动电路以及连接到第二存储器组、第三存储器组和第四存储器组中的一个和第一存储器组两者的另一个驱动电路，其中第一存储器组和第三存储器组中的每个包括在第一水平方向上延伸的字线和在第二水平方向上延伸的位线，并且第二存储器组和第四存储器组中的每个包括在第二水平方向上延伸的字线和在第一水平方向上延伸的位线。
根据本发明构思的另一方面，提供一种非易失性存储器，该非易失性存储器包括：第一半导体层，垂直堆叠在第二半导体层上并包括第一存储器组和第二存储器组，其中第二半导体层包括在第一存储器组下面的第一区域、在第二存储器组下面的第二区域、以及外围区域，第一存储器组包括在第一水平方向上延伸的字线和在第二水平方向上延伸的位线，第二存储器组包括在第二水平方向上延伸的字线和在第一水平方向上延伸的位线，第一区域包括连接到第一存储器组的第一驱动电路，第二区域包括连接到第二存储器组的第二驱动电路和连接到第一存储器组的第三驱动电路，并且外围区域包括连接到第二存储器组的第四驱动电路。
根据本发明构思的另一方面，提供一种非易失性存储器，该非易失性存储器包括：在第一半导体层中的2×2水平布置的区块(tile)，包括包含第一存储器组的第一区块、包含第二存储器组的第二区块、包含第三存储器组的第三区块和包含第四存储器组的第四区块；以及在第二半导体层中的2×2布置的区域，包括在第一区块下面的第一区域、在第二区块下面的第二区域、在第三区块下面的第三区域和在第四区块下面的第四区域，其中第一区域包括第一行解码器和第一页缓冲器，第一行解码器在第一水平方向上具有与第四区块的长度相等的长度，第一页缓冲器在第一水平方向上具有与第一区块的长度相等的长度，第二区域包括第二行解码器和第二页缓冲器，第二行解码器在第二水平方向上具有与第一区块的宽度相等的宽度，第二页缓冲器在第二水平方向上具有与第二区块的宽度相等的宽度，第三区域包括第三行解码器和第三页缓冲器，第三行解码器在第一水平方向上具有与第二区块的长度相等的长度，第三页缓冲器在第一水平方向上具有与第三区块的长度相等的长度，第四区域包括第四行解码器和第四页缓冲器，第四行解码器在第二水平方向上具有与第三区块的宽度相等的宽度，第四页缓冲器在第二水平方向上具有与第四区块的宽度相等的宽度。
根据本发明构思的另一方面，提供一种非易失性存储器，该非易失性存储器包括：在第一半导体层中的2×2水平布置的区块，包括包含第一存储器组的第一区块、包含第二存储器组的第二区块、包含第三存储器组的第三区块和包含第四存储器组的第四区块；以及在第二半导体层中的2×2布置的区域，包括在第一区块下面的第一区域、在第二区块下面的第二区域、在第三区块下面的第三区域和在第四区块下面的第四区域，其中第一区域包括第一行解码器和第一页缓冲器，第一行解码器在第二水平方向上具有与第一区块的宽度相等的宽度，第一页缓冲器在第二水平方向上具有与第二区块的宽度相等的宽度，第二区域包括第二行解码器和第二页缓冲器，第二行解码器在第一水平方向上具有与第二区块的长度相等的长度，第二页缓冲器在第一水平方向上具有与第三区块的长度相等的长度，第三区域包括第三行解码器和第三页缓冲器，第三行解码器在第二水平方向上具有与第三区块的宽度相等的宽度，第三页缓冲器在第二水平方向上具有与第四区块的宽度相等的宽度，第四区域包括第四行解码器和第四页缓冲器，第四行解码器在第一水平方向上具有与第四区块的长度相等的长度，第四页缓冲器在第一水平方向上具有与第一区块的长度相等的长度。
根据本发明构思的另一方面，提供一种非易失性存储器，该非易失性存储器包括：第一半导体层，包括第一存储器组、第二存储器组、第三存储器组和第四存储器组；以及第二半导体层，垂直堆叠在第一半导体层上并包括分别在第一存储器组、第二存储器组、第三存储器组和第四存储器组之上的第一区域、第二区域、第三区域和第四区域，其中第一区域包括通过第一字线连接到第二存储器组、第三存储器组和第四存储器组中的一个存储器组的存储器单元的一个驱动电路以及通过第一位线连接到第一存储器组的存储器单元的另一个驱动电路，其中第一字线和第一位线在相同的水平方向上延伸。
附图说明
从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：
图1是示出根据本发明构思的实施方式的存储装置的框图；
图2是根据本发明构思的实施方式的存储装置的透视图；
图3是在一个示例中进一步示出图2的存储器组的透视图；
图4是根据本发明构思的实施方式的图3的存储器块的等效电路图；
图5是进一步示出根据本发明构思的实施方式的图3的存储器块的透视图；
图6是根据本发明构思的实施方式的包括布置在第一半导体层中的四个存储器组的存储装置的透视图，该第一半导体层堆叠在第二半导体层之上；
图7、图8、图9、图10和图11分别示出本发明构思的各种实施方式中的图6的第二半导体层的上表面；
图12是根据本发明构思的实施方式的包括布置在第一半导体层中的两个存储器组的存储装置的另一透视图；
图13示出根据本发明构思的实施方式的图12的第二半导体层的上表面；
图14是根据本发明构思的实施方式的包括布置在第一半导体层中的三个存储器组的存储装置的另一透视图；
图15示出根据本发明构思的实施方式的图12的第二半导体层的上表面；
图16是根据本发明构思的实施方式的包括多个存储装置的存储组件的透视图；
图17和图18是进一步示出图16的第二半导体层的布置结构的不同示例的相应平面图；
图19和图20是根据本发明构思的实施方式的可用于配置存储装置的不同矩形区块布置的相应平面图；
图21是示出可包括根据本发明构思的实施方式的存储装置或存储组件的固态驱动器(ssd)系统的框图；
图22是示出根据本发明构思的某些实施方式的包括存储装置的存储系统的框图，该存储装置包括电阻式存储器单元阵列；
图23是在一个实施方式中进一步示出图22的存储装置的框图；
图24是在一个实施方式中进一步示出图22和图23的电阻式存储器单元阵列的框图；
图25示出根据本发明构思的实施方式的包括多个存储器单元的示范性存储器组；
图26a、图26b和图26c分别示出根据本发明构思的实施方式的图25的电阻式存储器单元的可能实施变化的示例；
图27a是示出可在图25的示例中使用的单级(slc)电阻式存储器单元的分布的曲线图；
图27b是示出可在图25的示例中使用的多级(mlc)电阻式存储器单元的分布的曲线图；
图28是根据本发明构思的实施方式的存储装置的透视图；
图29是根据本发明构思的实施方式的包括第二半导体层的存储装置的透视图，该第二半导体层堆叠在包括四个存储器组的第一半导体层之上；以及
图30是示出根据一些示例实施方式的图29的存储装置的剖视图。
具体实施方式
在下文，将参照附图以一些附加细节描述本发明构思的实施方式。
某些实施方式和实施方式特征将使用空间、关系和/或几何术语诸如“在……之上”、“在……下面”、“在……顶上”、“在……之下”、“垂直”、“水平”、“堆叠在……上”、“下面”、“第一方向”、“第二方向”等来描述。本领域技术人员将认识到，这些和类似的术语可以根据任意假定的取向来使用，以更好地描述实施方式特征。这样的空间、关系和/或几何术语的使用将通常参照一个或更多个示出的示例来进行。由此可见，随着假定的几何取向改变，相对的空间、关系和/或几何描述也可以改变。
图1是示出根据本发明构思的实施方式的存储装置10的框图。
参照图1，存储装置10通常包括存储器单元阵列100和外围电路200。作为示例，外围电路200可以包括行解码器210、页缓冲器单元220、控制逻辑230和电压发生器240。尽管没有在图1中示出，但是外围电路200还可以包括数据输入和输出(i/o)电路、输入/输出接口、列逻辑、预解码器、温度传感器、命令解码器、地址解码器、移动区域控制器、调度器和/或各种测试和测量电路。
存储器单元阵列100可以通过一个或更多个位线bl连接到页缓冲器单元220，并可以通过一个或更多个字线wl、串选择线ssl和/或接地选择线gsl连接到行解码器210。存储器单元阵列100通常将包括大量的存储器单元，该大量的存储器单元被布置为通过字线、位线和/或串等(例如，根据各种行/列布置)来访问。
在本发明构思的某些实施方式中，存储器单元可以是闪存单元。在下文，将在假设存储器单元阵列的组成存储器单元是nand快闪存储器单元的情况下描述本发明构思的实施方式，但是在本发明构思的每个实施方式中不必是这种情况。相反，如本领域技术人员将理解的，本发明构思的某些实施方式可以包括作为电阻式存储器单元(例如电阻随机存取存储器(ram)(reram)、相变ram(pram)和/或磁性ram(mram))的存储器单元。
在本发明构思的某些实施方式中，存储器单元阵列100可以包括三维存储器单元阵列，诸如包括多个nand快闪存储器单元串的三维存储器单元阵列，其中每个nand串包括分别连接到垂直堆叠在主基板上的字线wl的存储器单元，如下面将参照图3、图4和图5更详细地描述的。各种三维存储器单元阵列是本领域技术人员所理解的，诸如由美国专利第7679133号、第8553466号、第8654587号、第8559235号和公布的美国专利申请第/0233648号所描述的那些，它们的共同主题通过引用结合于此。
在本发明构思的另一些实施方式中，存储器单元阵列100可以替代地或另外地包括二维存储器单元阵列。
图1的控制逻辑230可以用于提供控制(或限定)各种数据访问操作的性质的各种控制信号，诸如读取操作、编程(或写入)操作和擦除操作以及一些其它的操作。在这方面，在存储装置10的操作中产生和使用各种控制信号被本领域技术人员很好地理解。示范性控制信号包括电压控制信号ctrl_vol、行地址x-addr和列地址y-addr，它们可以由控制逻辑230响应于从外部源(例如存储器控制器、处理器或主机装置—未示出)接收到的命令cmd、地址addr和/或控制信号ctrl而生成。一个或更多个外部提供的控制信号可以被施加到存储装置10，和/或控制逻辑230可以用于控制存储装置10的各种操作。
图1的电压发生器240可以用于响应于(例如)由控制逻辑230提供的电压控制信号ctrl_vol而产生各种电压，这些电压也用于控制(或限定)数据访问操作的性质。例如，电压发生器240可以用于产生在编程、读取和擦除操作期间分别使用的各种字线电压vwl(例如读取电压、编程电压、通过电压、擦除电压、编程验证电压、擦除验证电压等)。此外，电压发生器240可以用于响应于由控制逻辑230提供的电压控制信号ctrl_vol而产生串选择电压和/或接地选择电压。
在图1中，行解码器210可以用于响应于由控制逻辑230提供的行地址x-addr而选择存储器块、所选存储器块和未选择的存储器块的字线wl、和/或串选择线ssl。页缓冲器单元220可以用于响应于列地址y-addr选择位线bl。在这方面，页缓冲器单元220可以根据存储装置10的各种操作模式而用作编程(或写入)驱动器和/或感测放大器。
如图2中概念性地示出的，本发明构思的某些实施方式可以包括存储器单元阵列，该存储器单元阵列包括两个或更多个存储器组(例如mg1、mg2、mg3和mg4)。形成存储器单元阵列100的各种材料层、特征和/或结构可以布置在形成外围电路200的材料层、特征和结构之上(或垂直堆叠在其上)。在下文，为了描述的简单起见，形成存储器单元阵列100的各种材料层、特征和/或结构将被称为“第一半导体层”，其被称为垂直堆叠在包括形成外围电路200的各种材料层、特征和/或结构的“第二半导体层”上。在这方面，可能在在本发明构思的某些实施方式中，一些相对较小的外围电路可以与存储器单元阵列100一起设置在第一半导体层中，但是主要或相对较大的外围电路通常将设置在第二半导体层中。在这方面，外围电路200可以布置得邻近主基板，而存储器单元阵列100可以布置得更远离主基板。
在本发明构思的某些实施方式中，存储器单元阵列100可以包括许多“存储器组”，其中每个存储器组包括可通过外围电路200中的一个或更多个外围电路(例如驱动电路)的操作访问的多个存储器单元。更具体地，在本发明构思的某些实施方式中，相应的驱动电路可以以与一个或更多个存储器组相对应的空间设置和/或关系来布置。
这里应当注意，半导体加工技术的持续发展允许三维存储器单元阵列中的垂直堆叠的字线的数量增加。通过在相关外围电路之上垂直堆叠存储器组并且特别是组成存储器组的字线wl，本发明构思的实施方式能够减小存储装置10占据的横向(或水平)区域。因此，至可能合理的最大程度，外围电路200应当被设置为在存储器单元阵列100中的存储器组的横向占用面积之下，以便最小化由存储装置10占据的横向区域(例如，主板上的占用面积)。
与前述一致并且如图2的实施方式中进一步示出，多个存储器组(mg1、mg2、mg3和mg4)可以布置在第一半导体层l1中以有效地利用可用的横向区域，而各种外围电路可以布置在第二半导体层l2中以有效地在存储器组之下。此外，在本发明构思的某些实施方式中，可操作地连接到特定存储器组(例如mg1)的至少一个驱动电路可以布置在第二半导体层l2中，使得其在不同的(例如，相邻的)存储器组(例如mg2、mg3或mg4)下面。下面将以一些额外的细节描述这样的布置的示例。
因此，参照图2，存储装置10可以包括第一半导体层l1和第二半导体层l2，其中第一半导体层l1在垂直方向vd上堆叠在第二半导体层l2上。对于“垂直”方向给予这种假定的取向，第一半导体层l1和第二半导体层l2可以被理解为在相应的“水平”方向上(即在第一水平方向hd1和第二水平方向hd2上)延伸。在某些实施方式中，第二半导体层l2可以全部或部分地设置在主要的且水平设置的基板上。
这里应当注意，第一半导体层l1可以直接设置在第二半导体层l2上，或者在第一半导体层l1和第二半导体层l2之间可以存在居间的层。例如，在本发明构思的某些实施方式中，第一半导体层l1可以全部或部分地设置在居间的第二基板上。
认识到本发明构思的某些实施方式可以包括设置在第一半导体层l1中的图1的存储器单元阵列100和设置在第二半导体层l2中的图1的外围电路200，这样的实施方式可以被理解为具有“外围上单元”(cop)结构。此外，尽管在所示的实施方式中仅描述了包括存储器单元阵列(或多个存储器组)的单个“覆盖层”(例如第一半导体层l1)，但是本领域技术人员将认识到多个存储器单元层可以垂直堆叠在主要包括外围电路的半导体层(例如第二半导体层l2)上。
在这方面，第二半导体层l2可以包括外围电路200当中的基板和各种电路，其通过半导体器件(诸如晶体管和布线图案)的组合而形成在第二半导体层l2中。在第二半导体层l2中形成各种电路和布线之后，可以形成包括存储器单元阵列100的第一半导体层l1，包括电子器件和相应的布线(例如字线wl和位线bl)。
如图2所示，第一存储器组mg1至第四存储器组mg4可以布置在第一半导体层l1中，其中第一存储器组mg1和第二存储器组mg2在第一水平方向hd1上相邻，第三存储器组mg3和第四存储器组mg4在第一水平方向hd1上相邻，第一存储器组mg1和第四存储器组mg4在第二水平方向hd2上相邻，第二存储器组mg2和第三存储器组mg3在第二水平方向hd2上相邻。此特定配置可以被称为2×2存储器组布置。将参照图7、图8、图9、图10和图11描述采取此特定配置的另一些实施方式，但是本发明构思的范围不是仅限于此配置。
例如，仅两个存储器组可以布置在第一半导体层l1中，如将参照图12和图13以一些附加细节描述的。可选地，三个存储器组可以布置在第一半导体层l1中，如将参照图14和图15以一些附加细节描述的。此外，在一些实施方式中，多个存储装置10可以布置(例如级联)在第一半导体层l1中，如将参照图16和图17以一些附加细节描述的。
图3是示出根据本发明构思的实施方式的存储器组mg的透视图。这里，存储器组mg可以对应于图2所示的第一存储器组mg1至第四存储器组mg4中的一个(或每个)。
参照图3，存储器组mg可以包括存储器块blk1至blki，其中“i”是正整数。存储器块blk1至blki中的每个可以具有三维(或垂直)结构。也就是，存储器块blk1至blki中的每个可以包括在垂直方向vd上延伸的多个nand串。nand串可以在第一水平方向hd1和第二水平方向hd2上彼此分隔。存储器块blk1至blki可以由行解码器(图1的210)可操作地选择。例如，行解码器210可以选择存储器块blk1至blki当中的与块地址相对应的存储器块。
图4是根据本发明构思的实施方式的存储器块blk的等效电路图。例如，存储器块blk可以对应于图3的多个存储器块blk1至blki中的一个。
参照图4，存储器块blk可以包括nand串ns11至ns33、字线wl1至wl8、位线bl1至bl3、接地选择线gsl1至gsl3、串选择线ssl1至ssl3、以及公共源极线csl。这里，nand串、字线、位线、接地选择线和串选择线的数量可以根据设计选择而变化。
nand串ns11、ns21和ns31提供在第一位线bl1和公共源极线csl之间。nand串ns12、ns22和ns32提供在第二位线bl2和公共源极线csl之间。nand串ns13、ns23和ns33提供在第三位线bl3和公共源极线csl之间。每个nand串(例如ns11)可以包括串选择晶体管sst、多个存储器单元mc1至mc8以及接地选择晶体管gst。
串选择晶体管sst连接到串选择线ssl1至ssl3中的对应的一个。多个存储器单元mc1至mc8分别连接到对应的字线wl1至wl8。接地选择晶体管gst连接到接地选择线gsl1到gsl3中的对应的一个。串选择晶体管sst连接到位线bl1到bl3中的对应的一个，接地选择晶体管gst连接到公共源极线csl。
根据图4所示的实施方式，具有给定垂直高度的字线跨过多个存储器单元串被共同地连接，串选择线ssl1至ssl3彼此分离，并且接地选择线gsl1至gsl3彼此分离。在图4中，示出三个串选择线ssl1至ssl3共用具有相同高度的字线。然而，本发明构思不限于此。例如，两个串选择线可以共用具有相同高度的字线。作为另一示例，四个串选择线可以共用具有相同高度的字线。
图5是在一个实施方式中进一步示出图4的存储器块blk的透视图。
参照图5，存储器块blk形成在相对于主要的基板sub的垂直方向上。基板sub具有第一导电类型(例如p型)，并且在第二水平方向hd2上延伸并掺杂有第二导电类型(例如n型)的杂质的公共源极线csl被提供在基板sub上。在第二水平方向hd2上延伸的多个绝缘层il在垂直方向vd上顺序地提供在基板sub的在两个相邻的公共源极线csl之间的区域上。所述多个绝缘层il在垂直方向vd上彼此分隔开特定距离。例如，所述多个绝缘层il可以包括绝缘材料诸如硅氧化物。
多个柱p提供在基板sub的在所述两个相邻的公共源极线csl之间的区域上，该多个柱p在第一水平方向hd1上顺序地布置并在垂直方向vd上穿过所述多个绝缘层il。例如，所述多个柱p穿过所述多个绝缘层il并接触基板sub。这里，每个柱p的表面层s可以包括具有第一类型的硅材料并可以用作沟道区。另一方面，每个柱p的内层i可以包括绝缘材料诸如硅氧化物或气隙。
在两个相邻的公共源极线csl之间的区域中，电荷存储层cs沿着绝缘层il、柱p和基板sub的暴露表面提供。电荷存储层cs可以包括栅极绝缘层(或者被称为“隧穿绝缘层”)、电荷陷阱层和阻挡绝缘层。例如，电荷存储层cs可以具有氧化物-氮化物-氧化物(ono)结构。此外，在所述两个相邻的公共源极线csl之间的区域中，诸如接地选择线gsl和串选择线ssl以及字线wl1至wl8的栅电极ge提供在电荷存储层cs的暴露表面上。
漏极或漏极接触dr分别提供在所述多个柱p上。例如，漏极或漏极接触dr可以包括掺杂有具有第二导电类型的杂质的硅材料。位线bl1至bl3提供在漏极或漏极接触dr上，位线bl1至bl3在第一水平方向hd1上延伸并布置为在第二水平方向hd2上彼此分隔开特定距离。
图6是示出根据本发明构思的实施方式的包括第一半导体层l1和第二半导体层l2的存储装置10a的一种可能结构的透视图。存储装置10a可以对应于图1和图2的存储装置10。
参照图6，第一存储器组mg1包括在第一水平方向hd1上延伸的第一字线wla和在第二水平方向hd2上延伸的第一位线bla。第二存储器组mg2包括在第二水平方向hd2上延伸的第二字线wlb和在第一水平方向hd1上延伸的第二位线blb。第三存储器组mg3包括在第一水平方向hd1上延伸的第三字线wlc和在第二水平方向hd2上延伸的第三位线blc，第四存储器组mg4包括在第二水平方向hd2上延伸的第四字线wld和在第一水平方向hd1上延伸的第四位线bld。根据字线和位线的各自布置以其它术语表示，第一存储器组mg1和第三存储器组mg3可以被理解为“a型”存储器组，而第二存储器组mg2和第四存储器组mg4可以被理解为“b型”存储器组。值得注意的是，关于图6所示的实施方式，a型和b型存储器组被布置为使得每个a型存储器组与b型存储器组水平相邻(在第一水平方向hd1或在第二水平方向hd2上)。然而，不必总是这种情况，对于本发明构思的其它实施方式，a型和b型存储器组的其它布置是可能的。
换句话说，在本发明构思的某些实施方式中，a型存储器组的字线在与b型存储器组的位线相同的水平方向上延伸，或者a型存储器组的位线在与b型存储器组的字线相同的水平方向上延伸。
此外，在本发明构思的某些实施方式中，特定存储器组(例如mg1、mg2、mg3和mg4中的每个)中的相应一组字线(例如wla、wlb、wlc和wld)与其它存储器组线电隔离(即，不与特定存储器组外的字线或位线电连接)。类似地，在本发明构思的某些实施方式中，存储器组(例如mg1、mg2、mg3和mg4中的每个)中的相应一组位线(例如bla、blb、blc和bld)与其它存储器组线电隔离(即，不与特定存储器组外的另外的字线或位线电连接)。
关于图6所示的存储器组的布置，第二半导体层l2可以包括基本上在第一存储器组mg1下面的第一区域r1、基本上在第二存储器组mg2下面的第二区域r2、基本上在第三存储器组mg3下面的第三区域r3、以及基本上在第四存储器组mg4下面的第四区域r4。这里，限制术语“基本上”用于识别相对于下面的对应外围电路区域在存储器组几何形状上的预期变化。本领域技术人员将认识到，下面区域的相对小部分可以延伸超出上面的对应存储器组的边界，和/或存储器组的相对小部分可以延伸超出下面的对应外围电路区域的边界。尽管如此，这样的相对小的几何不匹配被包含在术语“基本上在…….下面”和/或“基本上在……上面”或者更简洁地“在……下面”或“在……上面”中以避免众所周知的术语的不必要和重复使用。
因此，参照图6，第一区域r1在垂直方向vd上在第一存储器组mg1下面并具有与第一存储器组mg1的尺寸基本上对应的“尺寸”(例如，由在第二水平方向hd2上测量的“长度”和在第一水平方向hd1上测量的“宽度”限定的横向区域)。以类似的方式，第二区域r2在第二存储器组mg2下面并具有与第二存储器组mg2的尺寸基本上对应的尺寸；第三区域r3在第三存储器组mg3下面并具有与第三存储器组mg3的尺寸基本上对应的尺寸；第四区域r4在第四存储器组mg4下面并具有与第四存储器组mg4的尺寸基本上对应的尺寸。
图7是示出根据本发明构思的实施方式的第二半导体层30的上表面的平面图(即俯视图)。这里，第二半导体层30可以对应于之前描述的第二半导体层l2。
参照图7并与前述一致，第二半导体层30包括第一区域r1至第四区域r4，第一区域r1至第四区域r4可以分别对应于图6的第一区域r1至第四区域r4。因此，第一存储器组mg1至第四存储器组mg4可以布置为分别在第一区域r1至第四区域r4上面。然而，这里每个外围电路区域(即第一区域r1至第四区域r4的每个)包括行解码器rd和页缓冲器pb，其中每个页缓冲器pb连接到对应的(即上面的)存储器组的存储器单元(例如经由位线)，并且每个行解码器rd连接到相邻的存储器组的存储器单元(例如经由字线)。这里，术语“对应的存储器组”表示垂直堆叠在特定区域上的存储器组，而术语“相邻的存储器组”表示垂直堆叠在与特定区域水平相邻的区域上的存储器组。
这里，应当注意，在本发明构思的某些实施方式中，页缓冲器pb的尺寸可以在至少一个维度(宽度和/或高度)上大于行解码器rd的尺寸。例如，页缓冲器pb在两个水平维度上的尺寸可以大于对应区域(例如第一区域r1至第四区域r4)的尺寸的一半。
参照图7的示出的示例，第一行解码器311和第一页缓冲器321可以布置在第一区域r1中。第一行解码器311可以布置在第一字线wla沿其延伸的第一水平方向hd1上，并可以布置为在第二水平方向hd2上与第四区域r4相邻。此外，第一行解码器311可以布置在第二半导体层30的中心部分中且在第一页缓冲器321和第四区域r4之间。
第一行解码器311连接到第四存储器组mg4(即相邻的存储器组)的存储器单元，而第一页缓冲器321连接到第一存储器组mg1(即对应的存储器组)的存储器单元。也就是，第一页缓冲器321连接到第一存储器组mg1的第一位线bla并可以驱动第一位线bla。第一行解码器311连接到第四存储器组mg4的第四字线wld并可以驱动第四字线wld。因此，由第一行解码器311驱动的第四字线wld不被包括在对应的存储器组(即第一存储器组mg1)中，而是被包括在相邻的存储器组(即第四存储器组mg4)中。
第二行解码器312和第二页缓冲器322布置在第二区域r2中，其中第二行解码器312在第二页缓冲器322与第一区域r1之间在第二水平方向hd2上延伸。第二行解码器312设置在第二半导体层30的中心区域中并且连接到第一存储器组mg1的存储器单元，而第二页缓冲器322连接到第二存储器组mg2的存储器单元。
第三行解码器313和第三页缓冲器323布置在第三区域r3中，其中第三行解码器313在第三页缓冲器323与第二区域r2之间在第一水平方向hd1上延伸。第三行解码器313设置在第二半导体层30的中心区域中并且连接到第二存储器组mg2的存储器单元，而第三页缓冲器323连接到第三存储器组mg3的存储器单元。
第四行解码器314和第四页缓冲器324布置在第四区域r4中，其中第四行解码器314在第四页缓冲器324与第三区域r3之间在第二水平方向hd2上延伸。第四行解码器314设置在第二半导体层30的中心区域中并且连接到第三存储器组mg3的存储器单元，而第四页缓冲器324连接到第四存储器组mg4的存储器单元。
在图6和图7所示的前述布置中，各个行解码器可以经由水平相邻的字线连接到存储器单元，而相应的页缓冲器可以经由相应的位线连接到存储器单元。此外，各个区域(例如r1、r2、r3和r4)可以通过一个或更多个分隔区域350彼此电隔离。
图7所示的实施方式假设每个行解码器rd和页缓冲器pb的尺寸在至少一个维度(即长度或宽度)上基本上占据相应的区域。然而，不必总是如此，并且本发明构思的另一些实施方式可以包括具有明显比第二半导体层30中的相应区域的宽度或长度小的尺寸的驱动电路(例如行解码器和/或页缓冲器)。然而，应当注意，在这方面，类似的尺寸维度(例如长度和/或宽度)-如在各个存储器组和相应的驱动电路之间的-可以使得能够实现具有相对直接(因而简单)的布线布局的存储装置的制造。相反，不匹配的尺寸维度-如在各个存储器组和相应的驱动电路之间的-会需要相对复杂的布线图案。尽管如此，认识到这种设计折衷，本领域技术人员可以选择尺寸更小的驱动电路，以便将附加的外围电路(例如控制逻辑230的部分)导入一个或更多个外围电路区域(例如r1至r4)。
共同参照示出的实施方式，特别是图7至图11、图13、图15、图17和图18中示出的那些实施方式，第二半导体层(例如图7的第二半导体层30)还可以包括焊盘区域(pad)360。在与本发明构思的实施方式一致的许多存储装置布局中，焊盘区域360可以沿着第二半导体层30的一个外边缘的至少一部分设置。多个连接焊盘可以不同地布置在焊盘区域360中，其中相应的焊盘可以用于将设置在第一区域r1至第四区域r4中的各种外围电路与外部信号源(例如存储器控制器、处理器或主机装置，未示出)电连接。在这方面，外部提供的信号的示例包括命令信号cmd、地址信号addr和控制信号ctrl。焊盘区域360的焊盘可以布置为相对靠近处理外部提供的信号和/或由一个或更多个存储器单元阵列100提供的信号的各种外围电路。这里，第二半导体层的外边缘可以在第一水平方向hd1和/或第二水平方向hd2上延伸。
类似于图7，图8至图11是示出根据本发明构思的实施方式的第二半导体层的上表面的相应平面图。
参照图8，第二半导体层30a可以再次地包括分别在设置于第一半导体层中的多个存储器组当中的相应存储器组下面的第一区域r1至第四区域r4，第一半导体层垂直地堆叠在第二半导体层30a上。再次地，第一区域r1至第四区域r4的每个可以包括行解码器和页缓冲器。下面将仅详细描述图7所示的实施方式与图8所示的实施方式之间的材料差异。
特别注意，图8的实施方式中示出的每个行解码器被分成第一部分(例如第一区域r1中的311a、第二区域r2中的312a、第三区域r3中的313a和第四区域r4中的314a)和第二部分(例如第一区域r1中的311b、第二区域r2中的312b、第三区域r3中的313b和第四区域r4中的314b)。
在图8的实施方式中，第一区域r1、第二区域r2、第三区域r3和第四区域r4基本上布置成矩形，该矩形具有靠近这四(4)个区域的连接处的中心(或内部)区域并具有围绕中心区域且靠近该矩形的外边缘的周边(或外部)区域。假设这种布置，第一行解码器311、第二行解码器312、第三行解码器313和第四行解码器314的相应第一部分居中地设置在该矩形中，而第一行解码器311、第二行解码器312、第三行解码器313和第四行解码器314的相应第二部分从对应的第一部分延伸到该矩形的外边缘。
此外，第一行解码器311、第二行解码器312、第三行解码器313和第四行解码器314的每个第一部分(例如经由至少一个字线)连接到对应的存储器组的存储器单元，而第一行解码器311、第二行解码器312、第三行解码器313和第四行解码器314的每个第二部分(例如经由至少一个字线)连接到相邻的存储器组的存储器单元，类似于之前关于图7描述的行解码器连接。在某些实施方式中，第二部分可以连接到相邻的两个或三个存储器的存储器单元。
各个页缓冲器(例如第一区域r1中的第一页缓冲器321、第二区域r2中的第二页缓冲器322、第三区域r3中的第三页缓冲器323和第四区域r4中的第四页缓冲器324)以与之前关于图7描述的方式类似的方式连接。
参照图9，第二半导体层40可以再次地包括分别在设置于第一半导体层中的存储器组当中的对应存储器组下面的第一区域r1至第四区域r4，第一半导体层垂直堆叠在第二半导体40上。这里再次地，第一区域r1至第四区域r4的每个包括行解码器和页缓冲器，并且将仅详细描述图7和图8所示的实施方式与图9所示的实施方式之间的材料差异。
因此，图9的第二半导体层40包括第一区域r1至第四区域r4，其中每个区域包括行解码器rd和页缓冲器pb。然而，与图7和图8的实施方式(其将行解码器居中地放置在对应的页缓冲器和水平相邻的区域之间)不同，图9、图10和图11的实施方式居中地放置相应的页缓冲器，因此，将相应的行解码器放置在存储装置的外边缘上。此外，在此配置中，每个行解码器可以连接到对应的存储器组的存储器单元，而每个页缓冲器可以连接到相邻的存储器组的存储器单元。
因此，每个页缓冲器pb的尺寸可以明显大于对应的行解码器rd的尺寸。也就是，在本发明构思的某些实施方式中，各个页缓冲器pb的尺寸可以大于每个对应区域(例如第一区域r1至第四区域r4)的一半。
在图9中，第一行解码器411和第一页缓冲器421可以布置在第一区域r1中。第一行解码器411可以(例如经由至少一个字线)连接到第一存储器组mg1的存储器单元，并且第一页缓冲器421可以(例如经由至少一个位线)连接到第二存储器组mg2的存储器单元。因此，第一行解码器411可以连接到第一字线wla并驱动第一字线wla，而第一页缓冲器421可以连接到第二存储器组mg2的第二位线blb并可以驱动第二位线blb。
以类似的方式，第二行解码器412和第二页缓冲器422可以布置在第二区域r2中；第三行解码器413和第三页缓冲器423可以布置在第三区域r3中，第四行解码器414和第四页缓冲器424可以布置在第四区域r4中。
然而，这里再次地，特定区域中的一个驱动电路连接到对应的存储器组的存储器单元，而同一特定区域中的另一个驱动电路连接到水平相邻的存储器组的存储器单元。
参照图9和图10，图9所示的实施方式可以被如图10所示地修改为包括在每个区域中被分成第一部分和第二部分的页缓冲器。因此，在第一区域r1中，第一页缓冲器包括第一部分521a和第二部分521b，其中第一部分521a连接到对应的存储器组(即第一存储器组mg1)的存储器单元，第二部分521b连接到相邻的存储器组(例如第二存储器组mg2)的存储器单元。这里，第一部分521a可以经由一个或更多个位线bla1连接到第一存储器组mg1的存储器单元，第二部分521b可以经由一个或更多个位线blb2连接到第二存储器组mg2的存储器单元。相反，第一行解码器511(例如经由一个或更多个字线wla)连接到对应的存储器组的存储器单元。
在图10中示出类似的布置：第二区域r2中的第二行解码器512和第二页缓冲器(包括第一部分522a和第二部分522b)；第三区域r3中的第三行解码器513和第三页缓冲器(包括第一部分523a和第二部分523b)；第四区域r4中的第四行解码器514和第四页缓冲器(包括第一部分524a和第二部分524b)。
值得注意的是，如果被这样提供，其组成部分中的每个页缓冲器可以设置在对应的行解码器和相邻的区域之间，使得每个行解码器沿着该区域的外边缘设置。
如图11中进一步示出的，设置在对应区域中的各个行解码器和页缓冲器可以通过分隔区域350的选择性设置或延伸而彼此电隔离。第二半导体层50"在图11中示出。第一行解码器511"以及包括第一部分521a"和第二部分521b"的第一页缓冲器设置在第一区域r1中。第二行解码器512"以及包括第一部分522a"和第二部分522b"的第二页缓冲器设置在第二区域r2中。第三行解码器513"以及包括第一部分523a"和第二部分523b"的第三页缓冲器设置在第三区域r3中。第四行解码器514"以及包括第一部分524a"和第二部分524b"的第四页缓冲器设置在第四区域r4中。
如前所述，根据本发明构思的实施方式的存储装置的外围电路区域200可以包括与驱动电路和/或存储器组定期进行命令、地址和/或信号的通信的各种外围电路。为了促进命令、地址和/或信号的这种通信，多个焊盘可以布置在关于第二半导体层提供的焊盘区域360中。例如，多个焊盘可以用于外部地连接第一区域r1、第二区域r2、第三区域r3和第四区域r4中的一个或更多个。
因此，列逻辑可以用于生成驱动一个或更多个驱动电路(或驱动电路部分)的信号。预解码器可以生成确定施加到一个或更多个电路或由一个或更多个电路提供的信号的时序的信号。电压发生器(例如图1的元件240)可以用于产生施加到存储装置10中的一个或更多个驱动电路或外围电路的电压(例如字线电压、位线电压、参考电压、电源电压等)。温度传感器可以感测与存储装置10相关的特定温度，并将与感测到的温度对应的控制信号输出到一个或更多个驱动电路和/或外围电路。命令解码器可以解码从外部源接收的命令信号cmd，并根据解码的命令设定存储装置10的操作模式。地址解码器可以解码外部提供的地址信号addr、响应于该地址选择存储器块、并激活该存储器块。移动区控制器可以控制施加包括在存储器单元阵列100中的各种存储器单元串电压的操作。调度器可以包括处理器或状态机，并可以根据由命令设定的模式以适当的时序产生多个控制信号。测试和/或测量电路可以用于测试和/或测量存储装置10的特性，以便提供关于存储装置10的特征信息或性能信息。
迄今为止，图6至图11的示出的实施方式假设设置在第一半导体层l1中的存储器组(mg1、mg2、mg3和mg4)的2×2水平配置，该第一半导体层l1垂直堆叠在包括对应区域(r1、r2、r3和r4)的第二半导体层l2上。然而，本发明构思的范围不是仅限于存储器组和对应区域的这种2×2水平配置。
在图12和图13所示的实施方式中，根据本发明构思的实施方式的存储装置10b可以包括在第一半导体层l1中彼此水平相邻的第一存储器组mg1和第二存储器组mg2以及设置在第二半导体层l2中并分别在第一存储器组mg1和第二存储器组mg2下面的第一区域r1和第二区域r2。
更具体地，关于图13的示出的实施方式，示出第二半导体层60的上表面。第一区域r1包括(例如通过至少一个位线bla)连接到对应的存储器组(即第一存储器组mg1)的存储器单元的第一驱动电路(即第一页缓冲器621)。第二区域r2包括(例如通过至少一个位线blb)连接到对应的存储器组(即第二存储器组mg2)的存储器单元的第二驱动电路(即第二页缓冲器622)以及连接到相邻的存储器组(即第一存储器组mg1)的存储器单元的第三驱动电路(即第一行解码器611)。
另外，第二半导体层60包括跨越第一区域r1和第二区域r2两者的长度(或宽度)延伸的外围区域(peri)370。外围区域370包括连接到相邻的存储器组(即第二存储器组mg2)的存储器单元的第四驱动电路(即第二行解码器612)。这里，第二半导体层60还可以包括之前描述的焊盘区域360。
图14示出根据本发明构思的实施方式的另一存储装置10c，其包括布置在第一半导体层l1中的三(3)个存储器组(mg1、mg2和mg3)。
参照图14，第一存储器组mg1、第二存储器组mg2和第三存储器组mg3以与之前关于图6描述的方式类似的方式布置在第一半导体层l1中，其中第一存储器组mg1在第一水平方向hd1上与第二存储器组mg2水平相邻，并且第一存储器组mg1在第二水平方向hd2上与第三存储器组mg3水平相邻。然而，与图6的实施方式对比，没有提供第四存储器组mg4。
如图15所示，第二半导体层70可以包括第一区域r1、第二区域r2和第三区域r3以及外围区域370和焊盘区域360。如前所述，第一区域r1、第二区域r2和第三区域r3分别在第一存储器组mg1、第二存储器组mg2和第三存储器组mg3下面。在图15所示的实施方式中，第一存储器组mg1可以是a型存储器组，第二存储器组mg2可以是b型存储器组，第三存储器组mg3也可以是b型存储器组。
第一区域r1包括连接到相邻的存储器组(即第三存储器组mg3)的存储器单元的第一行解码器711和连接到对应的存储器组(即第一存储器组mg1)的存储器单元的第一页缓冲器721。第二区域r2包括连接到相邻的存储器组(即第一存储器组mg1)的存储器单元的第二行解码器712和连接到对应的存储器组(即第二存储器组mg2)的存储器单元的第二页缓冲器722。第四区域r4包括连接到对应的存储器组(即第三存储器组mg3)的存储器单元的第三页缓冲器723。外围区域370包括连接到相邻的存储器组(即第二存储器组mg2)的存储器单元的第三行解码器713。
通过此配置，外围区域370的主要部分可以包括如上所述的一种或更多种外围电路类型。因此，图14和图15的实施方式为将各种外围电路包含在第一半导体层l1下面的第二半导体层l2中提供了一些额外的灵活性。
图16是示出包括与之前描述的存储装置类似的两个或更多个存储装置的存储组件21的透视图。与本发明构思的前述实施方式一致，存储组件21可以包括在第一半导体层l1下面的第二半导体层l2。
参照图16，第一存储装置md1、第二存储装置md2和第三存储装置md3可以被理解为相应的2×2水平存储装置的横向布置(例如横向级联)，类似于之前关于图6至图11的实施方式描述的那些。另外，图16的存储组件21可以包括第四存储装置md4，类似于之前关于图14和图15的实施方式描述的那些。
图17和图18是图16所示的存储组件21的相应平面图。在图17中，第一存储装置md1、第二存储装置md2、第三存储装置md3和第四存储器md4中的每个可以包括以与之前关于图6、图7和图8描述的实施方式一致的方式布置的字线和位线。在图18中，第一存储装置md1、第二存储装置md2、第三存储装置md3和第四存储装置md4中的每个可以包括以与之前关于图9、图10和图11描述的实施方式一致的方式布置的字线和位线。
关于图16、图17和图18的存储组件21，组成存储装置(例如第一存储装置md1、第二存储装置md2、第三存储装置md3和第四存储装置md4)中的每个可以响应于一个或更多个命令、地址和/或控制信号而独立地操作。例如，第一存储装置md1可以执行编程操作，而第二存储装置md2和第三存储装置md3每个执行相应的读取操作，而第四存储装置md4保持空闲或执行内务操作。在这方面，存储组件21的第一存储装置md1、第二存储装置md2、第三存储装置md3和第四存储装置md4可以共用i/o总线、地址总线、命令总线、控制信号和/或信号连接焊盘。
在本发明构思的各种实施方式中，第一存储器组mg1至第四存储器组mg4可以根据字线长度(或字线宽度)和位线宽度(或位线长度)而被分别和任意地限定。这里，得到的长度和宽度可以彼此相等或不同。在这方面，字线长度(或字线宽度)可以用字线布置(例如字线的垂直堆叠的布置)中的最短字线、最长字线或中间字线表示。类似地，位线长度(或位线宽度)可以用位线布置中的最短位线、最长位线或中间位线表示。
与几何定义或描述无关，每个存储器组(例如mg1、mg2、mg3和mg4)对于本发明构思的某些实施方式可以被理解为对应于区块(tile)。在本上下文中，“区块”可以被视为包括存储器单元阵列和相应布线的横向区域(即存储器组)(例如根据第一水平方向和第二水平方向测量的区域)。
例如，通过在第一半导体层l1的不同部分中包括第一字线、第一位线和第一存储器单元，第一区块可以包括第一存储器组mg1。与前述实施方式一致，在第一区块下面的第一区域r1可以包括连接到对应的存储器组(例如图6和图7的上下文中的第一存储器组mg1)的存储器单元的第一驱动电路和连接到相邻的存储器组(例如图6和图7的上下文中的第二存储器组mg2、第三存储器组mg3和第四存储器组mg4中的一个)的存储器单元的第二驱动电路。在此示范性的上下文中，第一区域r1在包括第一存储器组mg1的第一区块下面，而第二区域r2在包括第二存储器组mg2的第二区块下面。
图19是示出区块的示范性矩形(或直线)布置的概念视图，每个区块分别包括对应的存储器组。为了描述的清楚，假设第一区块t1包括图7的第一存储器组mg1，第二区块t2包括图7的第二存储器组mg2，第三区块t3包括图7的第三存储器组mg3，第四区块t4包括图7的第四存储器组mg4。
参照图19，第一区块t1、第二区块t2、第三区块t3和第四区块t4布置为具有对齐的外边缘和中央空隙区域的矩形图案。认识到希望在驱动电路和连接的存储器组的存储器单元之间直接布线，例如，设置在第二区块t2下面的第二行解码器可以在第二水平方向hd2上具有与第一区块t1中的第一存储器组mg1的宽度基本上相等的宽度。以类似的方式，设置在第一区块t1下面的第一页缓冲器可以在第一水平方向hd1上具有与第一存储器组mg1的长度基本上相等的长度。如存储器组和连接的驱动电路之间的这种基本上相同的宽度和长度产生相对简单的布线布局和可利用的横向区域的有效使用。
图20所示的实施方式示出区块的另一矩形(或直线)布置。因此，图20是示出区块的示范性布置的另一概念视图，每个区块分别包括对应的存储器组。然而，这里假设，第一区块t1包括图9的第一存储器组mg1，第二区块t2包括图9的第二存储器组mg2，第三区块t3包括图9的第三存储器组mg3，第四区块t4包括图9的第四存储器组mg4。
参照图20，第一区块t1、第二区块t2、第三区块t3和第四区块t4布置为具有对齐的内边缘的矩形图案。再次认识到希望在驱动电路和连接的存储器组的存储器单元之间直接布线，设置在第二区块t2下面的第二页缓冲器可以在第一水平方向hd1上具有与第三存储器组mg3的长度相等的长度。以类似的方式，设置在第一区块t1下面的第一页缓冲器可以在第二水平方向hd2上具有与第二存储器组mg2的宽度相等的宽度。
图21是示出根据本发明构思的实施方式的固态驱动器(ssd)系统1000的框图，该固态驱动器(ssd)系统1000可以包括与前述实施方式一致的一个或更多个存储装置。
参照图21，ssd系统1000可以包括主机1100和ssd1200。ssd1200通过信号连接器向主机1100发送信号和从主机1100接收信号，并通过电源连接器接收电源。ssd1200可以包括ssd控制器1210、辅助电源1220和存储器1230、1240和1250。存储器1230、1240和1250可以是之前关于图1至图18描述的类型的垂直堆叠的nand闪存。
至此，已经描述了假设使用快闪存储器单元的示范性存储装置和存储系统。然而，如前所述，本发明构思包括一系列存储装置和存储系统。
例如，图22一般性地示出包括非易失性存储装置101和存储器控制器200的存储系统10a，其中非易失性存储装置101可以包括包含电阻式存储器单元的存储器单元阵列102。
这里，除了存储器单元阵列102之外，存储装置101还可以包括控制逻辑103和电压发生器130。存储器单元阵列102可以包括电阻式存储器单元的布置(例如矩阵)。因此，存储装置101可以被称为电阻式存储装置。
存储器控制器200可以用于响应于从主机(未示出)接收的各种命令在读取、写入和擦除操作期间控制电阻式存储装置101的整体操作。也就是，存储器控制器200可以通过向电阻式存储装置100提供一个或更多个地址addr、命令cmd和/或控制信号ctrl来控制由存储装置101执行的读取、写入和擦除操作。另外，编程(或写入)数据dt和/或读取数据dt可以在存储器控制器200和电阻式存储装置101之间通信(即发送和/或接收)。
如本领域技术人员可理解的，存储器单元阵列102可以关于多个字线和多个位线分别布置电阻式存储器单元。在这方面，电阻式存储装置101可以被称为交叉点存储器。在存储器访问操作(例如写入操作)期间，所选择的(或目标)存储器单元的寄生电阻可能根据其在电阻式存储器单元阵列102内的位置而不同。具体地，所选择的存储器单元和驱动电路(例如字线选择开关或位线选择开关)之间的导电线的长度可以根据所选择的存储器单元的相对位置而不同，从而改变相应的寄生电阻。
在本发明构思的某些实施方式中，电阻式存储器单元阵列102的存储器单元可以包括可变电阻元件。例如，当可变电阻元件包括相变材料(ge-sb-te(gst))并具有根据温度而改变的电阻时，存储装置101可以是相变随机存取存储器(pram)。作为另一示例，当可变电阻元件包括上电极、下电极以及在它们之间的复合金属氧化物时，存储装置101可以是电阻随机存取存储器(reram)。作为另一示例，当可变电阻元件包括磁性上电极、磁性下电极以及在它们之间的电介质时，存储装置101可以是磁性随机存取存储器(mram)。在下文，将描述其中存储装置101是pram的实施方式作为更详细的示例。
控制逻辑103可以响应于写命令和地址addr产生适合于调整所选择的存储器单元的编程电压的编程电压控制信号ctrl_vpgm。在一个示例中，控制逻辑103可以生成与所选择的存储器单元的地址相对应的编程电压控制信号ctrl_vpgm，该地址由与控制逻辑103相关联的映射表mt指示。例如，映射表mt可以对于电阻式存储器单元阵列102中的每个存储器单元限定与地址addr对应的寄生电阻。也就是，映射表mt可以存储在控制逻辑103的寄存器中。然而，本发明构思的实施方式不限于此。例如，映射表mt可以存储在控制逻辑103的外部。
再次参照图22，电压发生器130可以基于编程电压控制信号ctrl_vpgm产生具有第一编程电压电平的编程电压，该第一编程电压电平是多个编程电压电平之一。所述多个编程电压电平可以对应于多个预定寄生电阻。因此，编程电压电平的数量可以对应于存储在映射表mt中的寄生电阻的数量。以此方式，电压发生器130可以基于存储器单元当中的所选择的存储器单元的位置信息和存储器单元的单元电阻分布而生成与编程电压电平当中的第一编程电压电平相对应的编程电压。在一个实施方式中，电压发生器130可以在存储器单元阵列102的编程操作开始之前产生编程电压。换句话说，可以在将编程电流施加到所选择的存储器单元之前设定编程电压。
在一些实施方式中，存储系统10a可以被实现为嵌入在电子设备内的内部存储器。例如，存储系统10a可以是通用闪存(ufs)存储装置、嵌入多媒体卡(emmc)或固态驱动器(ssd)，如关于图21所描述的那样。在一些实施方式中，存储系统10a可以由从电子设备可拆卸的外部存储器实现。例如，存储系统10a可以被实现为ufs存储卡、紧凑型闪存(cf)卡、安全数字(sd)卡、微型安全数字(micro-sd)卡、迷你安全数字(mini-sd)卡、极限数字(xd)卡或存储棒。
图23是在一个实施方式中进一步示出图22的存储装置101的框图。
参照图23，除了电阻式存储器单元阵列102之外，存储装置101可以包括控制逻辑103、电压发生器130、行解码器140、列解码器150和写电路160。
电阻式存储器单元阵列102可以通过字线wl连接到行解码器140，并可以通过位线bl连接到列解码器150。电阻式存储器单元阵列102的存储器单元可以进一步布置在多个存储器组中。并且，如本领域技术人员可理解的，每个相应的存储器组可以被不同地限定为包括一个或更多个存储体(bank)、隔区(bay)、区块(tile)、子区块(subtile)等。
控制逻辑103可以用于输出各种控制信号(例如编程电压控制信号ctrl_vpgm、行地址x_addr、列地址y_addr和写控制信号ctrl_w等)，使得要被编程到电阻式存储器单元阵列102的编程数据、从电阻式存储器单元阵列102取回的读取数据和/或存储在电阻式存储器单元阵列102中的擦除数据可以根据接收到的命令cmd、地址addr和/或控制信号ctrl来识别。以这种方式，控制逻辑103可以用于控制存储装置101的整体操作。
与之前描述的实施方式一致，例如，图22和图23的控制逻辑103可以用于响应于写命令生成用于激活电压发生器130的连接控制信号ctrl_con。因此，控制逻辑103可以将连接控制信号ctrl_con提供到电压发生器130，然后将编程电压控制信号ctrl_vpgm提供到电压发生器130。当连接控制信号ctrl_con被激活时，电压发生器130中的电流路径可以被激活。
基于从控制逻辑103接收的各种电压控制信号，电压发生器130可以生成用于对存储器单元阵列102执行编程、读取和擦除操作的各种类型的电压。具体地，电压发生器130可以生成字线电压vwl，例如编程电压、读取电压、通过电压、擦除验证电压或编程验证电压。
行解码器140可以响应于行地址x_addr选择多个字线wl中的一个。例如，行解码器140可以包括分别连接到多个字线wl的多个字线选择开关或行选择开关。行选择开关可以响应于行地址x_addr来驱动。行解码器140可以配置为将编程电压提供到字线wl当中的连接到所选择的存储器单元的选择的字线。
列解码器150可以响应于列地址y_addr选择多个位线bl中的一个。例如，列解码器150可以包括分别连接到多个位线bl的多个位线选择开关或列选择开关。列选择开关可以响应于列地址x_addr来驱动。列解码器150可以配置为使得位线bl当中的连接到所选择的存储器单元的选择的位线电连接到写电路160。
写电路160可以配置为从控制逻辑103接收写控制信号ctrl_w，并响应于写控制信号ctrl_w向所选择的位线提供编程电流。在一个实施方式中，编程电流可以具有固定值。在这方面，写电路160可以被称为写驱动器。尽管没有示出，但是存储装置101还可以包括读取电路。读取电路可以包括感测放大器，其放大从所选择的存储器单元读取的数据。
图24是在一个实施方式中进一步示出图22和图23的电阻式存储器单元阵列102的框图。
参照图24，电阻式存储器单元阵列102可以包括多个存储体bk1、bk2……和bkm。例如，存储体bk1、bk2……和bkm可以布置在电阻式存储器单元阵列102的一个方向上。例如，电阻式存储器单元阵列102可以包括“m”个存储体，其中“m”是大于1的整数。存储体bk1、bk2……和bkm中的每个可以包括多个区块tl。在本发明构思的某些实施方式中，之前描述的相应存储器组可以对应于电阻式存储器单元阵列102的特定存储体，或者对应于电阻式存储器单元阵列102内的区块或隔区，其中术语“隔区”表示多个区块。
图25示出根据本发明构思的实施方式的包括多个存储器单元的示范性存储器组111。
参照图25，存储器组111与多个字线wl1至wla和多个位线bl1至blb相关地布置，并包括多个电阻式存储器单元mc。电阻式存储器单元mc可以分别布置在字线wl1至wla和位线bl1和blb彼此交叉的区域中。假设对字线和位线使用这种描述性术语，变量“a”和“b”可以相同或不同。
存储器组111可以在第一方向(例如x方向)上靠近(例如邻近)行解码器141设置，并在第二方向(例如y方向)上靠近列解码器151。这样，通过使用行解码器141和列解码器151可操作地访问存储器组111被定义为“区块”。也就是，特定区块可以根据字线wl1至wla的行解码器141连接和位线bl1至blb的列解码器151连接来限定。电阻式存储器单元mc的寄生电阻将根据其在存储器组111内的位置而变化。
在图25所示的存储器组111内，第一存储器单元mc1设置在第一字线wl1和第一位线bl1彼此交叉的区域中，第二存储器单元mc2设置在第a字线wla和第一位线bl1彼此交叉的区域中。这里，第一和第二存储器单元mc1和mc2与行解码器141之间的相对距离可以基本上相同。然而，第二存储器单元mc2和列解码器151之间的距离实质上大于第一存储器单元mc1和列解码器151之间的距离。因此，在编程(或写入)操作期间，第二存储器单元mc2的寄生电阻可以大于第一存储器单元mc1的寄生电阻。
再次参照图25，第三存储器单元mc3设置在第a字线wla和第b位线blb彼此交叉的区域中。在这种情况下，第二和第三存储器单元mc2和mc3与列解码器151之间的距离可以基本上相同，但是第三存储器单元mc3和行解码器141之间的距离大于第二存储器单元mc2与行解码器141之间的距离。因此，在编程(或写入)操作期间，第三存储器单元mc3的寄生电阻可以大于第二存储器单元mc2的寄生电阻。
图26a、图26b和图26c分别示出根据本发明构思的实施方式的图25的电阻式存储器单元mc的可能实施变化的示例。
参照图26a，存储器单元mc可以包括可变电阻元件r、选择元件sw和加热元件h。可变电阻元件r可以被称为可变电阻器或可变电阻材料，选择元件sw可以被称为开关元件。此外，加热元件h可以被称为加热电极或加热电极层。
在一个实施方式中，可变电阻元件r可以连接在选择元件sw和加热元件h之间。选择元件sw可以连接到位线bl。加热元件h可以连接到字线wl。换句话说，选择元件sw的一端可以连接到位线bl，选择元件sw的另一端可以连接到可变电阻元件r。此外，加热元件h的一端可以连接到字线wl，并且加热元件h的另一端可以连接到可变电阻元件r。
可变电阻元件r可以通过施加的电脉冲(例如编程电流)而被改变为多个电阻状态中的一个。可变电阻元件r可以包括相变材料，其晶态根据电流的量而改变。相变材料可以使用各种类型的材料，例如gasb、insb、inse、sb2te3和gete(其中两种元素结合)、gesbte(gst)、gasete、insbte、snsb2te4和insbge(其中三种元素结合)、以及aginsbte、(gesn)sbte、gesb(sete)和te81ge15sb2s2(其中四种元素结合)。
相变材料可以具有非晶态和晶态，非晶态具有相对高的电阻，晶态具有相对低的电阻。相变材料的相可以通过根据电流的量产生的焦耳热来改变。数据可以与不同的材料相相关地被写入和存储。例如，通过将高电阻状态或复位状态定义为“0”并将低电阻状态或置位状态定义为“1”，数据可以被存储在可变电阻元件r中。
在另一些实施方式中，可变电阻元件r可以包括钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或反铁磁材料，而不是相变材料。
选择元件sw可以根据施加到所连接的字线wl的电压或电流来控制到可变电阻元件r的电流供应。选择元件sw可以是包括硫属化合物的双向阈值开关(ots)。双向阈值开关可以包括包含砷(as)、锗(ge)、硒(se)、碲(te)、硅(si)、铋(bi)、硫(s)和锑(sb)的材料。具体地，双向阈值开关可以包括六元素材料，其中硒(se)和硫(s)被添加到包括锗(ge)、硅(si)、砷(as)和碲(te)的复合物。
加热元件h可以在数据编程(或写入)操作(例如定义复位或置位状态的操作)期间加热可变电阻元件r。加热元件h可以包括导电材料，该导电材料能够产生足够的热量以使可变电阻元件相变而不与可变电阻元件r反应。例如，加热元件h可以包括碳基导电材料。
在示例实施方式中，加热元件h可以包括高熔点金属或其氮化物，诸如tin、tisin、tialn、tasin、taaln、tan、wsi、wn、tiw、mon、nbn、tibn、zrsin、wsin、wbn、zraln、moaln、tial、tion、tialon、won、taon、碳(c)、硅碳化物(sic)、硅碳氮化物(sicn)、碳氮化物(cn)、钛碳氮化物(ticn)和钽碳氮化物(tacn)。
参照图26b，存储器单元mca可以包括可变电阻元件ra，并且可变电阻元件ra可以连接在位线bl和字线wl之间。存储器单元mca可以通过由位线bl施加的编程电流来存储数据。此外，存储在存储器单元mca中的数据可以通过由字线wl施加的读取电流读取。
参照图26c，存储器单元mcb可以包括可变电阻元件rb和双向二极管db。可变电阻元件rb可以包括用于存储数据的电阻材料。双向二极管db可以连接在可变电阻元件rb和位线bl之间，并且可变电阻元件rb可以连接到字线wl和双向二极管db。双向二极管db可以阻挡流过未选择的电阻式存储器单元的泄漏电流。
图27a是示出可在图25的示例中使用的单层单元(slc)电阻式存储器单元mc的分布的曲线图。
参照图27a，横轴表示存储器单元电阻，纵轴表示电阻式存储器单元mc的数量。例如，当存储器单元mc是单级电阻式存储器单元时，其可以被编程为低电阻状态lrs(置位状态)或高电阻状态hrs(复位状态)，其中例如，低电阻状态lrs和高电阻状态hrs可以分别对应于分配的数据状态“0”和“1”。
通过将适当的编程电流施加到电阻式存储器单元mc而将存储器单元mc从高电阻状态hrs切换到低电阻状态lrs的操作可以被称为置位操作或置位写操作。通过将适当的编程电流施加到存储器单元mc而将存储器单元mc从低电阻状态lrs切换到高电阻状态hrs的操作可以被称为复位操作或复位写操作。
图27b是示出可在图25的示例中使用的多层单元(mlc)电阻式存储器单元mc的分布的曲线图。
参照图27b，多层电阻式存储器单元mc可以用于根据第一电阻状态rs1、第二电阻状态rs2、第三电阻状态rs3和第四电阻状态rs4之一来编程2个数据位。然而，本发明构思的实施方式不限于此。在一个或更多个实施方式中，多个存储器单元可以包括三层单元(tlc)，每个能够存储3位数据并可以因此具有八种电阻状态中的一种。在一个或更多个实施方式中，多个存储器单元可以包括每个能够存储4位或更多数据的存储器单元。
电阻状态rs1、rs2、rs3和rs4中的每个可以对应于数据“00”、数据“01”、数据“10”和数据“11”中的一个。在一个实施方式中，电阻级别(r)可以按数据“11”、数据“01”、数据“00”和数据“10”的顺序增大。也就是，第一电阻状态rs1可以对应于数据“11”，第二电阻状态rs2可以对应于数据“01”，第三电阻状态rs3可以对应于数据“00”，第四电阻状态rs4可以对应于数据“10”。
图28是根据本发明构思的实施方式的存储装置10d的透视图。图29是根据本发明构思的实施方式的包括第二半导体层的存储装置10d的透视图，该第二半导体层堆叠在包括四个存储器组的第一半导体层之上。
参照图28和图29，存储装置10d可以包括第一半导体层l1"和第二半导体层l2"，其中第二半导体层l2"在垂直方向vd上堆叠在第一半导体层l1"上。对“垂直”方向给出这种假设的取向，第一半导体层l1"和第二半导体层l2"可以被理解为在各自的“水平”方向上(即在第一水平方向hd1和第二水平方向hd2上)延伸。
根据一些实施方式，图1的存储器单元阵列100可以设置在第一半导体层l1"中，图1的外围电路200可以设置在第二半导体层l2"中。这样的实施方式可以被理解为具有“单元上外围”(poc)结构。在这方面，第一半导体层l1"可以包括基板和存储器单元阵列100，第二半导体层l2"可以包括基板和外围电路200当中的各种电路，该各种电路通过诸如晶体管的半导体器件和布线图案的结合而形成在第二半导体层l2"中。在包括电子器件和对应布线(例如字线wl和位线bl)的存储器单元阵列100形成在第一半导体层l1"中并且各种电路和布线形成在第二半导体层l2"中之后，第一半导体层l1"和第二半导体层l2"可以接合在一起。
如图29所示，第一存储器组mg1至第四存储器组mg4可以布置在第一半导体层l1"中，其中第一存储器组mg1和第二存储器组mg2在第一水平方向hd1上相邻，第三存储器组mg3和第四存储器组mg4在第一水平方向hd1上相邻，第一存储器组mg1和第四存储器组mg4在第二水平方向hd2上相邻，第二存储器组mg2和第三存储器组mg3在第二水平方向hd2上相邻。这种特定配置可以被称为2×2存储器组布置。参照图7-图17中的一个或更多个提供的前述描述中的任何一个可以应用于本实施方式中。
图30是示出根据一些示例实施方式的图29的存储装置10d的剖视图。
参照图30，第一半导体层l1"可以包括第一基板sub1，第二半导体层l2"可以包括第二基板sub2。图1的存储器单元阵列110可以设置在第一半导体层l1"中。多个字线wl可以堆叠在第一基板sub1之上，并可以通过对应的接触插塞cp1连接到对应的焊盘pd1。图1的外围电路200可以设置在第二半导体层l2"中。第一基板sub1和第二基板sub2中的每个可以是包括诸如晶体硅或晶体锗的半导体材料的半导体基板，并可以由硅晶片制造。
多个半导体器件(例如晶体管tr)可以提供在第二半导体层l2"中包括的第二基板sub2上，并可以通过对应的接触插塞cp2、金属线m1、m2和m3电连接到接触焊盘pd2。例如，提供在第二半导体层l2"中的半导体器件可以配置与第一行解码器311至第四行解码器314以及第一页缓冲器321至第四页缓冲器324对应的电路。
尽管已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是将理解，在不脱离权利要求书的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请要求于8月21日在韩国知识产权局提交的韩国专利申请第10--0097561号的权益，其主题通过引用结合于此。
技术特征：
1.一种非易失性存储器，包括：
第一半导体层，垂直堆叠在第二半导体层上并包括第一存储器组、第二存储器组、第三存储器组和第四存储器组，
其中所述第二半导体层包括分别在所述第一存储器组、所述第二存储器组、所述第三存储器组和所述第四存储器组下面的第一区域、第二区域、第三区域和第四区域，并且
所述第一区域包括通过特定字线连接到所述第二存储器组、所述第三存储器组和所述第四存储器组中的一个存储器组的存储器单元的一个驱动电路以及通过第一位线连接到所述第一存储器组的存储器单元的另一个驱动电路，其中所述特定字线和所述第一位线在相同的水平方向上延伸。
2.如权利要求1所述的非易失性存储器，其中所述第一存储器组和所述第三存储器组中的每个包括在第一水平方向上延伸的字线和在第二水平方向上延伸的位线，并且
所述第二存储器组和所述第四存储器组中的每个包括在所述第二水平方向上延伸的字线和在所述第一水平方向上延伸的位线。
3.如权利要求2所述的非易失性存储器，其中所述一个驱动电路是连接到所述第二存储器组、所述第三存储器组和所述第四存储器组中的所述一个存储器组的所述特定字线的第一行解码器，并且所述另一个驱动电路是连接到所述第一存储器组的所述第一位线的第一页缓冲器。
4.如权利要求3所述的非易失性存储器，其中所述第一行解码器设置在所述第一区域中，在所述第二区域、所述第三区域和所述第四区域中的一个区域与所述第一页缓冲器之间，所述第二区域、所述第三区域和所述第四区域中的所述一个区域在所述第二存储器组、所述第三存储器组和所述第四存储器组中的所述一个存储器组下面。
5.如权利要求4所述的非易失性存储器，其中所述第一行解码器沿着所述第二区域、所述第三区域和所述第四区域中的所述一个区域与所述第一区域之间的边界的整个长度延伸，并且所述第一页缓冲器占据所述第一区域的一半以上。
6.如权利要求3所述的非易失性存储器，其中所述第一存储器组和所述第二存储器组在所述第一水平方向上相邻，所述第三存储器组和所述第四存储器组在所述第一水平方向上相邻，所述第一存储器组和所述第四存储器组在所述第二水平方向上相邻，所述第二存储器组和所述第三存储器组在所述第二水平方向上相邻。
7.如权利要求6所述的非易失性存储器，其中所述第一行解码器连接到所述第四存储器组的包括所述特定字线的字线，并且所述第一页缓冲器连接到所述第一存储器组的包括所述第一位线的位线，
所述第二区域包括连接到所述第一存储器组的字线的第二行解码器和连接到所述第二存储器组的位线的第二页缓冲器，
所述第三区域包括连接到所述第二存储器组的字线的第三行解码器和连接到所述第三存储器组的位线的第三页缓冲器，并且
所述第四区域包括连接到所述第三存储器组的字线的第四行解码器和连接到所述第四存储器组的位线的第四页缓冲器。
8.如权利要求7所述的非易失性存储器，其中所述第一行解码器设置在所述第一区域中且在所述第一页缓冲器和所述第四区域之间，所述第二行解码器设置在所述第二区域中且在所述第二页缓冲器和所述第一区域之间，所述第三行解码器设置在所述第三区域中且在所述第三页缓冲器和所述第二区域之间，所述第四行解码器设置在所述第四区域中且在所述第四页缓冲器和所述第三区域之间。
9.如权利要求8所述的非易失性存储器，其中所述第一行解码器沿着所述第一区域和所述第四区域之间的边界的整个长度延伸，并且所述第一页缓冲器占据所述第一区域的一半以上，
所述第二行解码器沿着所述第二区域和所述第一区域之间的边界的整个长度延伸，并且所述第二页缓冲器占据所述第二区域的一半以上，
所述第三行解码器沿着所述第三区域和所述第二区域之间的边界的整个长度延伸，并且所述第三页缓冲器占据所述第三区域的一半以上，并且
所述第四行解码器沿着所述第四区域和所述第三区域之间的边界的整个长度延伸，并且所述第四页缓冲器占据所述第四区域的一半以上。
10.如权利要求2所述的非易失性存储器，其中所述第一区域、所述第二区域、所述第三区域和所述第四区域布置成矩形，并且所述非易失性存储器还包括：
焊盘区域，包括多个焊盘并跨越所述矩形的外边缘的至少一部分延伸。
11.如权利要求2所述的非易失性存储器，其中所述第一存储器组、所述第二存储器组、所述第三存储器组和所述第四存储器组的字线分别彼此隔离，并且所述第一存储器组、所述第二存储器组、所述第三存储器组和所述第四存储器组的位线分别彼此隔离。
12.如权利要求1所述的非易失性存储器，其中所述第一存储器组和所述第二存储器组在第一水平方向上相邻，所述第三存储器组和所述第四存储器组在所述第一水平方向上相邻，所述第一存储器组和所述第四存储器组在第二水平方向上相邻，所述第二存储器组和所述第三存储器组在所述第二水平方向上相邻，
所述第一存储器组包括在所述第一水平方向上延伸的第一字线和在所述第二水平方向上延伸的第一位线，
所述第二存储器组包括在所述第二水平方向上延伸的第二字线和在所述第一水平方向上延伸的第二位线，
所述第三存储器组包括在所述第一水平方向上延伸的第三字线和在所述第二水平方向上延伸的第三位线，并且
所述第四存储器组包括在所述第二水平方向上延伸的第四字线和在所述第一水平方向上延伸的第四位线。
13.如权利要求3所述的非易失性存储器，其中所述第一区域、所述第二区域、所述第三区域和所述第四区域布置成矩形，并且所述第一行解码器包括：
第一部分，居中地设置在所述矩形中并且连接到所述第一存储器组的至少一个字线，和
第二部分，从所述第一行解码器的所述第一部分延伸到所述矩形的外边缘并且连接到所述第二存储器组、所述第三存储器组和所述第四存储器组中的至少一个的所述字线。
14.如权利要求13所述的非易失性存储器，其中所述第一行解码器的所述第二部分连接到所述第四存储器组的字线。
15.如权利要求14所述的非易失性存储器，其中
所述第二区域包括：
第二行解码器以及连接到所述第二存储器组的位线的第二页缓冲器，所述第二行解码器包括第一部分和第二部分，所述第一部分居中地设置在所述矩形中并且连接到所述第二存储器组的至少一个字线，所述第二部分从所述第二行解码器的所述第一部分延伸到所述矩形的外边缘并且连接到所述第一存储器组的所述字线；
所述第三区域包括：
第三行解码器以及连接到所述第三存储器组的位线的第三页缓冲器，所述第三行解码器包括第一部分和第二部分，所述第一部分居中地设置在所述矩形中并且连接到所述第三存储器组的至少一个字线，所述第二部分从所述第三行解码器的所述第一部分延伸到所述矩形的外边缘并且连接到所述第二存储器组的所述字线；和
所述第四区域包括：
第四行解码器以及连接到所述第四存储器组的位线的第四页缓冲器，所述第四行解码器包括第一部分和第二部分，所述第一部分居中地设置在所述矩形中并且连接到所述第四存储器组的至少一个字线，所述第二部分从所述第四行解码器的所述第一部分延伸到所述矩形的外边缘并且连接到所述第三存储器组的所述字线。
16.如权利要求2所述的非易失性存储器，其中所述一个驱动电路是连接到所述第二存储器组、所述第三存储器组和所述第四存储器组中的所述一个存储器组的位线的第一页缓冲器，并且所述另一个驱动电路是连接到所述第一存储器组的字线的第一行解码器。
17.如权利要求16所述的非易失性存储器，其中所述第一页缓冲器设置在所述第一区域中且在所述第二区域、所述第三区域和所述第四区域中的一个区域与所述第一行解码器之间，所述第二区域、所述第三区域和所述第四区域中的所述一个区域在所述第二存储器组、所述第三存储器组和所述第四存储器组中的所述一个存储器组下面。
18.如权利要求17所述的非易失性存储器，其中所述第一页缓冲器沿着所述第二区域、所述第三区域和所述第四区域中的在所述第二存储器组、所述第三存储器组和所述第四存储器组中的所述一个存储器组下面的所述一个区域与所述第一区域之间的边界延伸并与所述边界相邻。
19.如权利要求1所述的非易失性存储器，其中所述非易失性存储器是垂直nand快闪存储器件(vnand)和相变随机存取存储器(pram)中的一种。
20.一种非易失性存储器，包括：
第一半导体层，垂直堆叠在第二半导体层上并包括第一存储器组、第二存储器组、第三存储器组和第四存储器组，
其中所述第二半导体层包括分别在所述第一存储器组、所述第二存储器组、所述第三存储器组和所述第四存储器组下面的第一区域、第二区域、第三区域和第四区域，并且
所述第一区域包括连接到所述第一存储器组的一个驱动电路以及连接到所述第二存储器组、所述第三存储器组和所述第四存储器组中的一个存储器组和所述第一存储器组两者的另一个驱动电路，
其中所述第一存储器组和所述第三存储器组中的每个包括在第一水平方向上延伸的字线和在第二水平方向上延伸的位线，并且所述第二存储器组和所述第四存储器组中的每个包括在所述第二水平方向上延伸的字线和在所述第一水平方向上延伸的位线。
21.如权利要求20所述的非易失性存储器，其中所述一个驱动电路是连接到所述第一存储器组的字线的行解码器，并且
所述另一个驱动电路是页缓冲器，所述页缓冲器包括连接到所述第一存储器组的位线的第一页缓冲器部分和连接到所述第二存储器组、所述第三存储器组和所述第四存储器组中的所述一个存储器组的至少一个位线的第二页缓冲器部分。
22.如权利要求21所述的非易失性存储器，其中所述第一区域包括在所述第一水平方向上延伸的第一外边缘和在所述第二水平方向上延伸的第二外边缘，
所述行解码器沿着所述第二外边缘设置，并且
所述第二页缓冲器部分沿着所述第一外边缘设置。
23.如权利要求22所述的非易失性存储器，还包括：
分隔区域，在所述行解码器和所述页缓冲器之间在所述第二水平方向上延伸。
24.一种非易失性存储器，包括：
第一半导体层，垂直堆叠在第二半导体层上并包括第一存储器组和第二存储器组，
其中所述第二半导体层包括在所述第一存储器组下面的第一区域、在所述第二存储器组下面的第二区域、以及外围区域，
所述第一存储器组包括在第一水平方向上延伸的字线和在第二水平方向上延伸的位线，所述第二存储器组包括在所述第二水平方向上延伸的字线和在所述第一水平方向上延伸的位线，
所述第一区域包括连接到所述第一存储器组的第一驱动电路，所述第二区域包括连接到所述第二存储器组的第二驱动电路和连接到所述第一存储器组的第三驱动电路，并且
所述外围区域包括连接到所述第二存储器组的第四驱动电路。
25.如权利要求24所述的非易失性存储器，其中所述第一驱动电路是连接到所述第一存储器组的位线的一个页缓冲器，
所述第二驱动电路是连接到所述第二存储器组的位线的另一个页缓冲器，
所述第三驱动电路是连接到所述第一存储器组的字线的一个行解码器，
所述第四驱动电路是连接到所述第二存储器组的字线的另一个行解码器。
技术总结
本公开提供了非易失性存储器。一种非易失性存储器包括垂直堆叠在第二半导体层上并包括第一存储器组、第二存储器组、第三存储器组和第四存储器组的第一半导体层。第二半导体层包括分别在第一存储器组、第二存储器组、第三存储器组和第四存储器组下面的第一区域、第二区域、第三区域和第四区域。第一区域包括通过特定字线连接到第二存储器组、第三存储器组和第四存储器组中的一个存储器组的存储器单元的一个驱动电路以及通过第一位线连接到第一存储器组的存储器单元的另一个驱动电路，其中特定字线和第一位线在相同的水平方向上延伸。
技术研发人员：尹敬和;郭判硕;金灿镐;任琫淳
受保护的技术使用者：三星电子株式会社
技术研发日：.08.12
技术公布日：.02.28
