本申请要求于9月12日在韩国知识产权局提交的韩国专利申请No.10--0116657的权益，其公开内容通过引用方式整体并入本文。
技术领域
本发明构思涉及电压控制电路和存储器装置，其包括用于减少读取干扰误差的辅助电路。
背景技术：
半导体存储器装置是通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟等的半导体来实现的存储器装置。半导体存储器装置可以大致分为易失性存储器和非易失性存储器。
易失存储器指的是其中存储的数据在电源被切断时被破坏的存储器。易失性存储器装置的示例包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、锁存器、触发器和寄存器。
由于在存储器制造中使用更精细的工艺，以及/或者由于存储器被配置用于较低的工作电压，所以可能发生“读取干扰”现象，在所述“读取干扰”现象中，在读取过程中在存储器单元上执行错误的写入，或者在写入过程中在不是写入目标的存储器单元上执行写入。
技术实现要素：
本发明构思提供一种包括辅助电路的存储器装置，所述辅助电路根据存储器单元的特性或温度来调整字线驱动电压。
本发明构思还提供一种包括辅助电路的电压控制电路，所述辅助电路根据存储器单元的特性或温度来调整字线驱动电压。
根据本发明构思的一个方面，提供了一种存储器装置，包括：易失性存储器单元阵列，其连接到多个字线并且包括存储器单元，所述存储器单元包括至少一个晶体管；字线驱动器，其连接到所述多个字线；以及辅助电路，其连接到所述字线驱动器并被配置为通过所述字线驱动器来调整所述多个字线中用于从所述存储器单元的读取操作的字线的字线驱动电压，其中，所述辅助电路包括具有二极管连接结构(例如，彼此连接的栅极和漏极)的二极管N沟道金属氧化物半导体(NMOS)晶体管。
根据本发明构思的另一方面，提供了一种存储器装置，包括：易失性存储器单元阵列，其连接到字线并且包括存储器单元，所述存储器单元包括至少一个晶体管；字线驱动器，其通过响应于字线驱动信号而将字线驱动电压施加到字线中的每一个来驱动所述字线中的每一个；驱动电源电路，其经由第一节点连接到字线驱动器，并且响应于电源电压开关信号而将电源电压施加到第一节点；以及辅助电路，其包括至少一个NMOS晶体管，并通过基于所述至少一个NMOS晶体管的特性来降低电源电压在第一节点处的电平来控制所述字线驱动电压的电平，其中，辅助电路取决于所述至少一个NMOS晶体管的单元特性或温度中的至少一个来调整字线驱动电压的电平。
根据本发明构思的又一个方面，提供了包括在静态随机存取存储器(SRAM)中的电压控制电路，所述电压控制电路包括：具有二极管连接结构(例如，栅极短接至漏极)的NMOS晶体管；以及开关晶体管，所述开关晶体管的一端连接到二极管NMOS晶体管的一端，并且所述开关晶体管的另一端连接到字线并且被控制为在所述二极管NMOS晶体管和所述字线之间执行开关操作，其中，所述电压控制电路取决于SRAM的存储器单元的阈值电压特性或温度中的至少一个，基于二极管NMOS晶体管的特性来调整字线的驱动电压。
根据本发明构思的又一方面，提供了一种存储器装置，包括：易失性存储器单元阵列，其连接到多个字线并且包括存储器单元，所述存储器单元包括至少一个晶体管；辅助电路，其连接到所述多个字线并被配置为调整用于从所述存储器单元的读操作的选择字线的字线驱动电压，其中，所述辅助电路包括多个NMOS晶体管，每个NMOS晶体管具有二极管连接结构；以及辅助开关电路，其包括多个开关晶体管，每个开关晶体管分别在所述多个NMOS晶体管中的对应的一个NMOS晶体管与所述多个字线中的对应字线之间执行开关操作。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出根据本发明构思的示例实施例的存储器系统的框图；
图2是示出根据本发明构思的示例实施例的存储器装置的框图；
图3是示出根据本发明构思的示例实施例的存储器装置的电路图；
图4A是示出根据本发明构思的示例实施例的存储器装置的操作的时序图；
图4B是示出根据本发明构思的示例实施例的存储器装置的操作的时序图；
图5是示出根据本发明构思的示例实施例的存储器单元的电路图；
图6是描述根据本发明构思的示例实施例的存储器装置的字线驱动电压的电平的曲线图；
图7是示出根据本发明构思的示例实施例的存储器装置的电路图；
图8是示出根据本发明构思的示例实施例的存储器装置的电路图；
图9是示出根据本发明构思的示例实施例的存储器装置的操作的时序图；
图10是示出根据本发明构思的示例实施例的存储器装置的框图；
图11A是示出根据本发明构思的示例实施例的存储器装置的电路图；
图11B是示出根据本发明构思的示例实施例的存储器装置的电路图；
图12是示出根据本发明构思的示例实施例的存储器装置的框图；
图13是示出根据本发明构思的示例实施例的存储器装置的电路图；
图14是示出根据本发明构思的示例实施例的存储器装置的电路图；以及
图15是示出根据本发明构思的示例实施例的计算机系统的框图。
具体实施方式
图1是示出根据本发明构思的示例实施例的存储器系统1的框图。存储器系统1可以包括存储器装置10和存储器控制器20。
在一个实施例中，存储器系统1可以以片上系统(SOC)的形式安装在诸如计算机、膝上型电脑、蜂窝电话、智能电话、MP3播放器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字电视、数码相机、便携式游戏控制台、调制解调器等电子装置中。
响应于来自主机HOST的读取/写入请求，存储器控制器20可从存储器装置10读取数据(DATA)或将DATA写入到存储器装置10中。为此目的，存储器控制器20可以输出控制信号CTRL，命令CMD、地址ADDR，使得从存储器装置10输出数据或由存储器装置10接收数据。
存储器装置10是用于存储数据的设备，并且可以包括存储器单元阵列110和辅助电路120。存储器装置10可以是诸如动态随机存取存储器(DRAM)(例如双倍数据速率同步动态随机存取存储器(DDR SDRM)、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM))或静态随机存取存储器(SRAM)的易失性存储器装置，或者可以是诸如NAND闪存、垂直NAND(VNAND)闪存、NOR闪存、电阻RAM(RRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、铁电RAM(FRAM)、或自旋转矩RAM(STT-RAM)的非易失性存储器装置。在下文中，存储器装置10将被描述为静态随机存取存储器(SRAM)。
存储器单元阵列110可以包括存储数据的多个存储器单元，其中可以通过使用字线和位线来访问存储器单元。辅助电路120可以连接到字线并调整字线驱动电压。具体而言，辅助电路120可以通过略微下拉(减小)电压来从另外施加到一行存储器单元的电压电平调整字线驱动电压。电压降低的量可以取决于包括在存储器单元阵列110中的存储器单元的特性和/或温度(其中，温度在此可以指存储器装置10周围的环境温度、存储器装置10本身的表面处的温度或存储器装置10的操作温度)。字线电压的降低可用于减少“读取干扰”错误的发生。例如，辅助电路120内的一个或多个晶体管可以具有与存储器单元内的晶体管的依赖温度的性能特性有关的依赖温度的性能特性，使得期望的字线电压的降低在温度范围内是可实现的。
在一个实施例中，包括在存储器单元阵列110中的每个存储器单元可以包括至少一个晶体管，并且取决于所述至少一个晶体管的特性，可以将存储器单元分类为快速单元和慢速单元。具体而言，快速单元可以指的是所述至少一个晶体管具有处于相对低电平的阈值电压的单元，并且慢速单元可以指的是所述至少一个晶体管具有处于相对高电平的阈值电压的单元。这里，存储器单元具有快速单元的特性可能意味着包括在存储器单元中的所述至少一个晶体管的阈值电压相对较低，并且存储器单元具有慢速单元的特性可能意味着包括在存储器单元中的所述至少一个晶体管的阈值电压相对较高。
这里，可以说辅助电路120仅通过表现出这种固有的依赖温度的特性来根据温度“调整”字线电压。在一些实施例中，辅助电路120可以借助于施加到其各个晶体管的多个电压降低控制信号来调整字线电压(稍后在图8的实施例中例示)。
辅助电路120内的至少一个晶体管可以被配置为具有以某种方式与存储器单元的阈值电压相关的特性(诸如阈值电压)。例如，辅助电路120晶体管的阈值电压可以紧密匹配存储器单元晶体管的阈值电压。特性中的相关性可以使得由辅助电路120引起的字线电压的降低对于那些存储器单元而言处于满意的范围内，例如，所述字线电压的降低足以将读取干扰误差减小到低于所需目标。例如，由于共同的制造工艺变化，存储器单元和辅助电路120中的每一个内的晶体管的阈值电压可以以大致相同的方式与参考值不同。如果存储器单元晶体管具有快速(或慢速)特性，则辅助电路120晶体管可表现出类似的快速(或慢速)特性。通过利用以与存储器单元中的那些特性紧密匹配的这种特性制造的晶体管，辅助电路120在此可以被称为取决于存储器单元的特性来“自我调整”字线电压。
当更精细的存储器制造工艺被执行或存储器单元晶体管在较低的操作电压下操作时，可能发生读取干扰现象，在所述读取干扰现象中，在读取过程中在存储器单元上执行错误的写入，或者在写入过程中在不是写入目标的存储器单元上执行写入。如上所述，传统上已知通过降低字线驱动电压的电平来减少针对特定存储器单元配置的读取干扰现象。然而，为了同时确保读取裕量，字线驱动电压的电平应根据温度或存储器单元的快/慢速特性而变化。
根据本发明构思的一个实施例，为了调整字线驱动电压，辅助电路120可以包括二极管N沟道金属氧化物半导体(NMOS)晶体管，为了简洁起见，此后将所述二极管NMOS晶体管简称为“DTR”(其中，首字母缩略词“DTR”也用作本文各附图中的邻近晶体管的图例)。DTR随着温度升高可具有更高的驱动能力(与温度正相关)。当包括在存储器单元中的至少一个NMOS晶体管具有快速单元的特性时，DTR也可以具有高驱动能力。由于DTR的这种特性，因此在温度高时或者当存储器单元具有快速单元的特性时辅助电路120可以更多地降低字线驱动电压的电平，由此减小或防止读取干扰现象，同时确保足够的读取裕度。
图2是示出存储器装置10的示例的框图。将省略与参考图1描述的特征相同的特征的描述。如图2中所示，存储器装置10可以包括存储器单元阵列110、电压控制电路100、电源电路140、控制逻辑160、行解码器170、字线驱动器180、列解码器190和输入/输出电路195。电压控制电路100可以包括辅助电路120和辅助开关电路130。由于存储器单元阵列110和辅助电路120已经参考图1进行了描述，因此将省略其描述。
电压控制电路100可以在第一节点N1处连接到电源电路140，并且调整提供给字线驱动器180的字线驱动电压的电平。为此目的，在一个实施例中，电压控制电路100可以连接到参考电位VSS(例如地)。包括在电压控制电路100中的辅助开关电路130可以基于从控制逻辑160接收到的辅助开关信号AS，在辅助电路120与第一节点N1之间执行开关操作。为此，辅助开关电路130可以包括至少一个开关元件(例如，晶体管)。
基于从控制逻辑160接收的电压开关信号VS，电源电路140可以将从电源电压VDD得到的电压施加到第一节点N1。为此目的，可以将电源电压VDD施加到电源电路140，并且电源电路140可以包括至少一个开关元件(例如，晶体管)。下文中，可以将电源电压VDD(可互换地)称为主电源电压。
控制逻辑160可以从存储器控制器20(图1)接收控制信号CTRL、命令CMD和地址ADDR，并且基于所述控制信号CTRL、命令CMD和地址ADDR产生各种控制信号。控制逻辑160可以产生辅助开关信号AS并将辅助开关信号AS输出到辅助开关电路130，使得在字线WL被驱动时激活电压控制电路100。由于辅助电路120在字线WL的驱动期间连接到第一节点N1，因此可以将第一节点N1的电压电平拉低到低于电源电压VDD的电压电平。控制逻辑160可以基于从存储器控制器20(图1)接收的地址ADDR来生成行地址ADDR_R和列地址ADDR_C，将行地址ADDR_R输出到行解码器170，并且将列地址ADDR_C输出到列解码器190。
行解码器170可以解码接收到的行地址ADDR_R，从而激活对应于行地址ADDR_R的字线WL。在一个实施例中，行解码器170可以将字线驱动信号WD输出到与行地址ADDR_R对应的字线驱动器180。
字线驱动器180可以响应于字线驱动信号WD，将第一节点N1处提供的电压施加到对应于行地址ADDR_R的字线WL。在一个实施例中，字线驱动器180可以包括至少一个反相器。
列解码器190可以通过输入/输出电路195来激活对应于列地址ADDR_C的读出放大器。输入/输出(I/O)电路195可以包括：门控输入和输出数据的电路；输入数据掩码逻辑；读取数据锁存器，其用于存储从存储器单元阵列110输出的数据；以及写入驱动器，其用于将数据写入存储器单元阵列110。从存储器单元阵列110读取的数据可以由读出放大器感测和放大，并且存储在读数据锁存器中。存储在读取数据锁存器中的数据可以通过数据I/O缓冲器(未示出)提供给存储器控制器。要被写入存储器单元阵列110的数据可以从存储器控制器提供给数据I/O缓冲器。提供给数据I/O缓冲器的数据可以通过写驱动器写入存储器单元阵列110中。
图3是示出根据本发明构思的示例实施例的存储器装置11的电路图。存储器装置11包括具有与图2相同或类似的图例的电路组件的示例配置。参照图2和图3，存储器装置11可以包括存储器单元阵列110、第一电压控制电路101_1、第二电压控制电路101_2、第一电源电路141_1、第二电源电路141_2以及字线驱动器180。第一电压控制电路101_1和第二电压控制电路101_2可以共同地(或单独地)形成电压控制电路100的示例。第一电源电路141_1和第二电源电路141_2可以共同地(或单独地)形成电源电路140的示例。第一电压控制电路101_1可以包括第一辅助电路121_1和第一辅助开关电路131_1，并且第二电压控制电路101_2可以包括第二辅助电路121_2和第二辅助开关电路131_2。第一辅助电路121_1和第二辅助电路121_2可以共同地(或单独地)形成辅助电路120的示例。第一辅助开关电路131_1和第二辅助开关电路131_2可以共同地(或单独地)形成辅助开关电路130的示例。
存储器单元阵列110可以包括连接到多个字线WL0至WLn-1、位线BL和互补位线BLB的多个存储器单元MC。应该理解，虽然这里将多个存储器单元MC描述为静态随机存取存储器(SRAM)的存储器单元，但是本发明构思不限于此。
第一电源电路141_1和第一电压控制电路101_1可以连接到作为最高字线的第n字线WLn-1，并且第二电源电路141_2和第二电压控制电路101_2可以连接到作为最低字线的第一字线WL0。然而，本发明构思不限于此，并且可以应用于电源电路141_1和141_2以及电压控制电路101_1和101_2中的每一个连接到两个或更多字线的实施例。另外，尽管图3示出了存在两个电源电路141_1和141_2以及两个电压控制电路101_1和101_2的实施例，替代实施例可以使用多于或少于两个电源电路和/或两个电压控制电路。
第一电源电路141_1和第二电源电路141_2中的每一个可以包括至少一个电压开关晶体管(以下可互换地称为“VTR”)。VTR在图3中被例示为P沟道金属氧化物半导体(PMOS)晶体管，但是可以替代地实现为NMOS晶体管。另外，尽管在图3中将第一电源电路141_1和第二电源电路141_2中的每一个示出为包括一个VTR，但在替代实施例中，第一和第二电源电路141_1，141_2中的每一个可以包括多个VTR。
电源电压VDD可以施加到包括在第一电源电路141_1中的VTR的一端，第一节点N1可以连接到该VTR的另一端，并且可以将第一电压开关信号VS0施加到该VTR的栅极。(这里，晶体管的“一端”或“第一端”是指该晶体管的漏极或源极中的一个，并且该晶体管的“另一端”或“第二端”是指漏极或源极中的另一个)。另外，电源电压VDD可以施加到包括在第二电源电路141_2中的VTR的一端，第二节点N2可以连接到该VTR的另一端，并且可以将第二电压开关信号VS1施加到该VTR的栅极。第一电源电路141_1可以响应于第一电压开关信号VS0而将电源电压VDD施加到第一节点N1。另外，第二电源电路141_2可以响应于第二电压开关信号VS1而将电源电压VDD施加到第二节点N2。
第一辅助电路121_1和第二辅助电路121_2中的每一个可以包括至少一个二极管NMOS晶体管DTR(以下简称为“DTR”，如上所述)。DTR可以指具有彼此连接的栅极和一端(例如，漏极)的NMOS晶体管。尽管第一辅助电路121_1和第二辅助电路121_2中的每一个在图3中示出为包括一个DTR，但这仅仅是示例，并且第一辅助电路121_1和第二辅助电路121_2中的每一个可以包括多个DTR。根据本发明构思，包括在第一辅助电路121_1和第二辅助电路121_2中的每一个中的DTR可以取决于存储器单元MC的快速/慢速单元特性和/或温度，自适应地调整施加到第一节点N1或第二节点N2的驱动电压电平，由此可以减少或消除由读取干扰现象引起的错误。如前所述，这种自适应调整可能源于DTR的固有的依赖温度的性能特性和依赖过程的性能特性，和/或源于使用施加于与DTR串联连接的一个或多个辅助开关电路的静态或动态控制信号。
第一辅助开关电路131_1和第二辅助开关电路131_2中的每一个可以包括至少一个开关晶体管STR。在一个实施例中，开关晶体管STR可以是NMOS晶体管。第一辅助开关电路131_1可以接收第一辅助开关信号AS0，并且基于第一辅助开关信号AS0在第一节点N1与第一辅助电路121_1之间执行开关操作。另外，第二辅助开关电路131_2可以接收第二辅助开关信号AS1，并且基于第二辅助开关信号AS1在第二节点N2和第二辅助电路121_2之间执行开关操作。
字线驱动器180可以包括分别连接到多个字线WL0至WLn-1的多个反相器INV。响应于字线驱动信号WD0至WDn-1，多个反相器INV可将第一节点N1或第二节点N2的字线驱动电压分别施加至多个字线WL0至WLn-1。尽管图3示出了一个反相器INV连接到多个字线WL0至WLn-1中的每一个的实施例，但在替代实施例中，两个或更多个反相器INV可以连接至每个字线。
图4A是示出根据本发明构思的示例实施例的操作存储器装置的方法的时序图。具体而言，图4A是示出驱动图3的第n字线WLn-1的实施例的示图。在此示例中，用于任何给定字线(例如，第n字线WLn-1)的字线电压是从图3的电源电路141_1和141_2导出的。a
参照图3和图4A，在第一时间点t1，第一电压开关信号VS0和第二电压开关信号VS1中的每一个可以从逻辑高转变为逻辑低。因此，包括在每个电源电路141_1和141_2中的电压开关晶体管VTR可以导通，并且电源电压VDD可以施加到第一节点N1和第二节点N2。另外，第一辅助开关信号AS0和第二辅助开关信号AS1中的每一个可以从逻辑低转变为逻辑高。因此，包括在每个辅助开关电路131_1和131_2中的开关晶体管STR可以导通，并且施加到第一节点N1和第二节点N2的电源电压VDD可以施加到二极管NMOS晶体管DTR的栅极，由此二极管NMOS晶体管DTR可以导通。结果，针对第一节点N1和第二节点N2中的每一个的字线驱动电压可能发生电压降。
在第二时间点t2，第n字线驱动信号WDn-1可以从逻辑高转变为逻辑低。因此，连接到第n字线WLn-1的反相器INV可以将字线驱动电压施加到第n字线WLn-1，由此可以驱动第n字线WLn-1。这里，第n字线WLn-1可以具有“VDD-Vd”的电压电平，所述“VDD-Vd”的电压电平是从电源电压VDD减少电压降电平Vd。这里，由于二极管NMOS晶体管DTR的特性，电压降电平Vd可以取决于存储器单元MC的单元特性或温度自适应地改变。具体地，电压降电平Vd可以与温度成比例，并且也可以与包括在存储器单元MC中的NMOS晶体管的快速单元特性成比例。因此，字线驱动电压可能与温度呈负相关，并且也与快速单元特性呈负相关。
在连接到第n字线WLn-1的存储器单元MC的读或写操作结束之后的第三时间点t3，第n字线驱动信号WDn-1可以从逻辑低到逻辑高。因此，第n字线WLn-1可以转变为逻辑低(例如，地电压)。
在第四时间点t4，第一电压开关信号VS0和第二电压开关信号VS1中的每一个可以从逻辑低转变为逻辑高。因此，包括在电源电路141_1和141_2中的每个的电压开关晶体管VTR可以被关断。另外，第一辅助开关信号AS0和第二辅助开关信号AS1中的每一个可以从逻辑高转变为逻辑低。因此，包括在辅助开关电路131_1和131_2中的每个中的开关晶体管STR可以被关断，并且二极管NMOS晶体管DTR可以被关断。
在执行关于第n字线WLn-1施加字线驱动电压的上述过程的同时，第一至第n-1字线驱动信号WD0至WDn-2可以保持在逻辑高。因此，没有对应于读或写目标的第一至第n-1字线WL0至WLn-2可以不被驱动并且可以保持在地电压VSS。
尽管图4A示出了驱动第n字线WLn-1的实施例，但这仅仅是示例，并且当然，本发明构思也可以应用于其他字线WL0至WLn-2。
图4B是示出根据本发明构思的示例实施例的操作存储器装置的方法的时序图。在这个示例中，针对给定字线的字线电压仅从图3的电源电路141_1和141_2中的一个导出。将省略与参考图4A所进行的描述相同的描述。
参照图3和图4B，图4B可以示出仅操作第一电源电路141_1和第一电压控制电路101_1以驱动第n字线WLn-1的实施例。在第一时间点t1，当第一电压开关信号VS0从逻辑高转变为逻辑低时，包括在电源电路141_1中的电压开关晶体管VTR可以导通，并且电源电压VDD可以施加到第一节点N1。另外，当第一辅助开关信号AS0从逻辑低转变到逻辑高时，第一辅助开关电路131_1中包括的开关晶体管STR可以导通，并且施加到第一节点N1的电源电压VDD可以施加到二极管NMOS晶体管DTR的栅极，由此二极管NMOS晶体管DTR可以导通。结果，针对第一节点N1的字线驱动电压可发生电压降。
在第二时间点t2，第n字线驱动信号WDn-1可以从逻辑高转变为逻辑低。因此，连接到第n字线WLn-1的反相器INV可以将字线驱动电压施加到第n字线WLn-1，由此可以驱动第n字线WLn-1。这里，第n字线WLn-1可以具有电压电平VDD-Vd，所述电压电平VDD-Vd从电源电压VDD减少电压降电平Vd。通常，Vd至少比VDD小一个数量级。应该注意，“Vd”不应被理解为DTR的有效阳极到阴极端子之间的二极管型电压降(即，Vd不指DTR的漏极到源极电压降VDS)。
在连接到第n字线WLn-1的存储器单元MC的读取或写入操作结束之后的第三时间点t3，第n字线驱动信号WDn-1可从逻辑低到逻辑高。因此，第n字线WLn-1可以转变为逻辑低电平(例如，地电压电平)。
在第四时间点t4，第一电压开关信号VS0可以从逻辑低转变为逻辑高。因此，包括在电源电路141_1中的电压开关晶体管VTR可以关断。另外，第一辅助开关信号AS0可以从逻辑高转变为逻辑低。因此，包括在第一辅助开关电路131_1中的开关晶体管STR可以关断，并且二极管NMOS晶体管DTR可以关断。
在执行对第n字线WLn-1施加字线驱动电压的上述过程的同时，第一至第n-1字线驱动信号WD0至WDn-2可保持在逻辑高。因此，没有对应于读取或写入目标的第一至第n-1字线WL0至WLn-2可以不被驱动并且可以保持在地电压VSS。
在图4B的示例中，给定字线(例如，第n字线WLn-1)的字线驱动电压是从单一电源电路(例如141_1)得到的，而不是如图4A的情况那样，从第一电源电路141_1和第二电源电路141_2得到的。在这种情况下，可以通过向VTR栅极提供逻辑高而向STR栅极提供逻辑低来禁用不用于驱动特定字线的电源电路。例如，在图4B的示例中，第二电压开关信号VS1可以保持在逻辑高，并且第二辅助开关信号AS1可以保持在逻辑低。因此，可以不操作第二电源电路141_2和第二电压控制电路101_2，并且可以仅操作第一电源电路141_1和第一电压控制电路101_1。另一方面，为了驱动像位于更靠近第二电源电路141_2和第二电压控制电路101_2的第一字线WL0那样的字线，可以不操作第一电源电路141_1和第一电压控制电路101_1，并且可以仅操作第二电源电路141_2和第二电压控制电路101_2。
图5是示出根据本发明构思的示例实施例的存储器单元的电路图。图5的存储器单元5可以是单位SRAM单元。存储器单元MC可以包括连接到一对位线BL和BLB或连接到字线WL的多个晶体管。所述多个晶体管可以包括一对传输晶体管PT1和PT2、一对上拉晶体管PU1和PU2以及一对下拉晶体管PD1和PD2。第一上拉晶体管PU1和第二上拉晶体管PU2中的每一个可以是PMOS晶体管，并且第一下拉晶体管PD1和第二下拉晶体管PD2以及第一传输晶体管PT1和第二传输晶体管PT2中的每一个可以是NMOS晶体管。
第一传输晶体管PT1和第二传输晶体管PT2的栅极可以连接到字线WL，并且第一传输晶体管PT1和第二传输晶体管PT2的漏极可以分别连接到位线对BL和BLB。第一上拉晶体管PU1和第二上拉晶体管PU2的源极可以连接到单元电源电压VDDCE以接收所述单元电源电压VDDCE，并且第一下拉晶体管PD1和第二下拉晶体管PD2的源极可以连接到地线GND。第一传输晶体管PT1的源极、第一上拉晶体管PU1的漏极和第一下拉晶体管PD1的漏极可以共同连接到第一节点N3。第二传输晶体管PT2的源极、第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的漏极可以共同连接到第二节点N4。第一上拉晶体管PU1的栅极和第一下拉晶体管PD1的栅极可以共同连接到第二节点N4，并因此构成第一锁存器。第二上拉晶体管PU2的栅极和第二下拉晶体管PD2的栅极可共同连接到第一节点N3，并因此构成第二锁存器。
如果第一节点N3处于高电平，则第二上拉晶体管PU2截止并且第二下拉晶体管PD2导通，由此第二节点N4可以转变为低电平。随着第二节点N4转变为低电平，第一上拉晶体管PU1导通并且第一下拉晶体管PD1截止，由此第一节点N3可以保持在高电平。
如果第二节点N4处于高电平，则第一上拉晶体管PU1截止并且第一下拉晶体管PD1导通，由此第一节点N3可以转变为低电平。随着第一节点N3转变为低电平，第二上拉晶体管PU2导通并且第二下拉晶体管PD2截止，由此第二节点N4可以保持在高电平。
因此，如果第一传输晶体管PT1和第二传输晶体管PT2是基于施加到字线WL的栅极驱动信号而导通的，则提供给位线BL和BLB的数据信号可以通过第一传输晶体管PT1和第二传输晶体管PT2锁存到第一节点N3和第二节点N4上。如果第一传输晶体管PT1和第二传输晶体管PT2导通，则锁存到第一节点N3和第二节点N4上的数据可以通过第一传输晶体管PT1和第二传输晶体管PT2提供给位线BL和BLB。因此，提供给位线BL和BLB的信号可以由感测放大器(未示出)感测，由此可以读取锁存到第一节点N3和第二节点N4上的数据。
单元电源电压VDDCE可以近似等于主电源电压VDD。在一些常规的存储器装置中，在从存储器单元MC读取/向存储器单元MC写入期间，字线WL电压也大致等于VDDCE，这是导致读取干扰现象的原因。本发明构思通过在读取间隔的至少一部分期间将字线电压减少到低于VDDCE(例如，减少到上述的“VDD-Vd”)来减少或消除读取干扰现象。另外，根据本发明构思的目标字线电压可以是依赖温度的。
图6是描述根据本发明构思的示例实施例的存储器装置的字线驱动电压的电平的曲线图。在图6中，曲线(a)可以示出当包括在连接到辅助电路的存储器单元中的NMOS晶体管(例如，图5的第一下拉晶体管PD1和第二下拉晶体管PD2)具有快速特性(具有相对较低的阈值电压)时的字线驱动电压的电平与温度之间的相关性。图(b)可以示出当包括在连接到辅助电路的存储器单元中的NMOS晶体管具有慢速特性(具有相对高的阈值电压)时的字线驱动电压的电平与温度之间的相关性。
温度越高，辅助电路相对于字线驱动电压的电压降可越大。也就是说，当包括在辅助电路中的DTR作为下拉晶体管来操作时，通过下拉操作的电压降电平可与温度成比例。因此，字线驱动电压可与温度成反比。在快速单元(图(a))和慢速单元(图(b))的情况下都可以表现出这些特性。因此，根据本发明构思，可以将在字线WL处提供的字线驱动电压有意地提供为温度的减函数，这可以导致在所需的温度范围内减少或消除读取干扰错误。
当比较图(a)和图(b)时，在连接到辅助电路的存储器单元具有快速特性的情况下，电压降电平可高于存储器单元具有慢速特性的情况下的电压降电平。由于当包括在存储器单元中的NMOS晶体管的阈值电压相对较低时存储器单元具有快速特性，因此包括在存储器单元中的NMOS晶体管的阈值电压越低则辅助电路的电压降电平可越高。因此，在快速单元(曲线图(a))情况下的字线驱动电压可低于在慢速单元情况下(图(b))的字线驱动电压。因此，根据本发明构思，在期望的工作温度范围内的给定温度下，辅助电路可以被配置为当MC单元晶体管具有第一电平时将WL驱动电压从主电源电平VDD降低到第一电平。当MC单元晶体管具有第二阈值电压时，辅助电路可以将WL驱动电压降低到较低的第二电平，其中第一阈值电压高于第二阈值电压。这可以确保即使当MC单元内的阈值电压在一定范围内变化时，读取干扰现象也得到缓解。
因此，根据本发明构思的辅助电路可以通过基于DTR的特性降低第一节点处的电源电压的电平来控制字线驱动电压的电平，其中辅助电路调整电平取决于存储器单元内的一个或多个晶体管的阈值电压和/或温度中的至少一个来调整字线驱动电压的电平。
图7是示出根据本发明构思的示例实施例的存储器装置的电路图。图7可以示出第一辅助开关电路132_1和第二辅助开关电路132_2中的每一个包括PMOS晶体管的实施例，这与图3的实施例不同。由于除了上述区别以外的其他细节可以与图3的实施例中的相同，因此将省略对其的冗余描述。
参照图2和图7，存储器装置12可以包括存储器单元阵列110、第一电压控制电路102_1、第二电压控制电路102_2、第一电源电路142_1、第二电源电路142_2以及字线驱动器180。第一电压控制电路102_1可以包括第一辅助电路122_1和第一辅助开关电路132_1，并且第二电压控制电路102_2可以包括第二辅助电路122_2和第二辅助开关电路132_2。
第一辅助开关电路132_1可以包括被配置为PMOS晶体管的开关晶体管STR，并且可以响应于第一辅助开关信号AS0在第一辅助电路122_1和第一节点N1之间执行开关操作。此外，第二辅助开关电路132_2可以包括被配置为PMOS晶体管的开关晶体管STR，并且可以响应于第二辅助开关信号AS1在第二辅助电路122_2和第二节点N2之间执行开关操作。与图3不同，当字线被驱动时，第一辅助开关信号AS0和第二辅助开关信号AS1中的每一个可以转变为逻辑低。另外，在一个实施例中，可以将作为第一辅助开关信号AS0和第一电压开关信号VS0的相同信号施加到第一辅助开关电路132_1和第一电源电路142_1，并且可以将作为第二辅助开关信号AS1和第二电压开关信号VS1的相同信号施加到第二辅助开关电路132_2和第二电源电路142_2。
图8是示出根据本发明构思的示例实施例的存储器装置13的电路图。将被省略与参考图3进行的描述相同的描述。存储器装置13可以包括存储器单元阵列110、第一电压控制电路103_1、第二电压控制电路103_2、第一电源电路143_1、第二电源电路143_2和字线驱动器180。第一电压控制电路103_1可以包括第一辅助电路123_1和第一辅助开关电路133_1，并且第二电压控制电路103_2可以包括第二辅助电路123_2和第二辅助开关电路133_2。
由于存储器单元阵列110、第一电源电路143_1、第二电源电路143_2和字线驱动器180可以分别与图3中的存储器单元阵列110第一电源电路141_1、第二电源电路141_2以及字线驱动器180相同或相似，因此将省略对的描述。
第一辅助电路123_1和第二辅助电路123_2中的每一个可以包括多个DTR。尽管图8示出了DTR的栅极和一端彼此直接连接的实施例，但在替代实施例中，DTR的栅极可连接到第一节点N1或第二节点N2，并因此通过第一辅助开关电路133_1或第二辅助开关电路133_2的开关操作而连接到DTR的一端。
第一辅助开关电路133_1和第二辅助开关电路133_2中的每一个可以包括多个开关晶体管STR。第一辅助开关电路133_1可以接收第一辅助开关信号AS0，并且基于第一辅助开关信号AS0在第一节点N1与第一辅助电路123_1的每个DTR之间执行开关操作。第二辅助开关电路133_2可以接收第二辅助开关信号AS1，并且基于第二辅助开关信号AS1在第二节点N2与第二辅助电路123_2的每个DTR之间执行开关操作。
在一个实施例中，第一辅助开关信号AS0和第二辅助开关信号AS1中的每一个可以包括关于电压控制程度的信息。第一辅助开关电路133_1可以基于第一辅助开关信号AS0选择性地导通多个开关晶体管STR。例如，第一辅助开关信号AS0和第二辅助开关信号AS1中的每一个可以跨整数“k”行来提供。在提供三个开关晶体管STR的情况下(如图8所示)，一个示例可以是k＝2，从而第一和第二线一起携带辅助开关信号AS0或AS1作为二进制信号。第一线可以连接到两个开关晶体管STR的栅极，而第二线可以仅连接到三个开关晶体管STR中剩余的一个的栅极。因此，当第一辅助开关信号AS0为“00”时，第一辅助开关电路133_1可以关断所有所述多个开关晶体管STR。当第一辅助开关信号AS0是“01”时，将“0”施加到第一线并且将“1”施加到第二线，此时第一辅助开关电路133_1可以导通所述多个开关晶体管STR中的一个(即，其栅极连接到第二线的晶体管)。类似地，当第一辅助开关信号AS0是“10”时，第一辅助开关电路133_1可以导通多个开关晶体管STR中的两个(其栅极连接到接收“1”的第一线)，并且当第一辅助开关信号AS0为“11”时，第一辅助开关电路133_1可以导通所有所述多个开关晶体管STR。
第一辅助开关电路133_1基于第一辅助开关信号AS0来选择性地导通开关晶体管STR，由此连接到第一节点N1的导通的开关晶体管STR的数量可以变化，并且其中的导通的开关晶体管STR也可以改变。取决于DTR的尺寸等，DTR可具有不同的电压降能力。通过改变连接到第一节点N1的DTR的数量和/或类型，可以调整第一节点N1的字线驱动电压的电压降的程度。由于第二辅助开关电路133_2也可以按照与第一辅助开关电路133_1相同或类似的方式操作，因此将省略其描述。
尽管图8示出了包括在第一辅助开关电路133_1和第二辅助开关电路133_2中的每一个中的多个开关晶体管STR的数量是三个并且包括在第一辅助电路123_1和第二辅助电路123_2中的每一个中的DTR的数量是三个，但这仅是一个示例。在其他实施例中，可以提供多于或少于三个DTR和三个辅助开关电路。
图9是示出根据本发明构思的示例实施例的存储器装置(例如图8的存储器装置13)的操作的时序图。在该示例中，自适应地控制第一电压控制电路103_1和第二电压控制电路103_2中的至少一个，使得在字线读/写间隔期间提供“阶梯”的字线电压。将省略与参考图4A进行的描述相同的描述。
参照图8和图9，在时间点t1，第一电压开关信号VS0和第二电压开关信号VS1中的每一个可以从逻辑高转变为逻辑低。另外，第一辅助开关信号AS0和第二辅助开关信号AS1中的每一个可以从“00”转变到“01”。在该示例中，当第一辅助开关信号AS0为“00”时，第一辅助开关电路133_1可以关断所有所述多个开关晶体管STR，并且当第一辅助开关信号AS0为“01”时，第一辅助开关电路133_1可以导通所述多个开关晶体管STR中的一个开关晶体管STR。另外，当第一辅助开关信号AS0为“10”时，第一辅助开关电路133_1可以导通所述多个开关晶体管STR中的两个开关晶体管STR，并且当第一辅助开关信号AS0为“11”时，第一辅助开关电路133_1可以导通所有所述多个开关晶体管STR。第二辅助开关电路133_2也可以基于第二辅助开关信号AS1，像第一辅助开关电路133_1那样操作。
因此，在施加“00”作为第一辅助开关信号AS0和第二辅助开关信号AS1的第一时间点t1之前，可以关断包括在第一辅助开关电路133_1中的所有开关晶体管STR和第二辅助开关电路133_2。然而，随着第一辅助开关信号AS0和第二辅助开关信号AS1中的每一个在第一时间点t1处转变为“01”，第一辅助开关电路133_1和第二辅助开关电路133_2中的每一个可以导通一个开关晶体管STR，并且一个二极管NMOS晶体管DTR可以连接到第一节点N1和第二节点N2中的每一个。
在时间点t2，第n字线驱动信号WDn-1可以从逻辑高转变为逻辑低。因此，连接到第n字线WLn-1的反相器INV可以将字线驱动电压施加到第n字线WLn-1，由此可以驱动第n字线WLn-1。这里，第n字线WLn-1可以具有“VDD-Vd1”的电压电平，所述“VDD-Vd1”的电压电平从电源电压VDD减少第一电压降电平Vd1。这里，第一电压降电平Vd1可以是由于包括在第一辅助电路123_1和第二辅助电路123_2中的每一个中的一个DTR的导通而减少的电压水平。
在第三时间点t3，第一辅助开关信号AS0和第二辅助开关信号AS1中的每一个可以从“01”转变到“11”。在一个实施例中，由于存储器装置13可能需要在第三时间点t3处为了读取裕量而降低字线驱动电压，因此第一辅助开关信号AS0和第二辅助开关信号AS1中的每一个可以从“01”到“11”。作为转变的结果，第一辅助开关电路133_1和第二辅助开关电路133_2中的每一个可以导通所有开关晶体管STR，并且三个DTR可以连接到第一节点N1和第二节点N2中的每一个。这里，第n字线WLn-1可以具有“VDD-Vd2”的电压电平，所述“VDD-Vd2”的电压电平从电源电压VDD减少第二电压降电平Vd2。这里，第二电压降电平Vd2可以是由于导通包括在第一辅助电路123_1和第二辅助电路123_2中的每一个中的所有DTR而减少的电压水平。电压降电平可以取决于连接到第一节点N1和第二节点N2中的每一个的DTR的数量、尺寸等而变化。在本实施例中，由于三个DTR在第三时间点t3连接到第一节点N1和第二节点N2中的每一个时可出现较大的电压降，因此第二电压降电平Vd2可以大于第一电压降电平Vd1。因此，在时间点t2和t4之间的字线读取间隔期间提供了阶梯式的字线电压，其中字线电压以“VDD-Vd1”到“VDD-Vd2”的步长变化。通过以这种方式使字线电压阶梯降低，对于一些存储器配置，由于读取干扰现象导致的读取/写入错误可进一步降低。
在连接到第n字线WLn-1的存储器单元MC的读或写操作结束之后的第四时间点t4，第n字线驱动信号WDn-1可以从逻辑低转变为逻辑高。因此，第n字线WLn-1的电压电平可以转变为逻辑低(例如，地电压)。
另外，在第五时间点t5，第一电压开关信号VS0和第二电压开关信号VS1中的每一个可以从逻辑低转变到逻辑高，并且第一辅助开关信号AS0和第二辅助开关信号辅助开关信号AS1可以从“11”转变到“00”。因此，包括在电源电路143_1和143_2中的每个的电压开关晶体管VTR可以关断，并且包括在辅助开关电路133_1和133_2中的每个的多个开关晶体管STR可以关断。
在执行了关于第n字线WLn-1来施加字线驱动电压的上述过程的同时，第一至第n-1字线驱动信号WD0至WDn-2可保持在逻辑高。因此，没有对应于读取或写入目标的第一至第n-1字线WL0至WLn-2可以不被驱动并且可以保持在逻辑低(例如，地电压)。
图10是示出根据本发明构思的示例实施例的存储器装置的框图。将被省略与参考图2进行的描述相同的描述。
参照图10，存储器装置30可以包括第一至第n电压控制电路300_1至300_n、存储器单元阵列310、电源电路340和字线驱动器380。由于存储器单元阵列310、电源电路340以及字线驱动器380可以分别与图2中的存储器单元阵列110、电源电路140和字线驱动器180基本相同或相似，因此将省略其描述。
第一至第n电压控制电路300_1至300_n可以分别连接至第一至第n字线WL0至WLn-1。第一至第n电压控制电路300_1至300_n可以分别调整第一至第n字线WL0至WLn-1的驱动电压电平。在一个实施例中，第一至第n电压控制电路300_1至300_n中的每一个可以包括辅助电路和辅助开关电路，所述辅助电路包括至少一个二极管NMOS晶体管，所述辅助开关电路在辅助电路与第一至第n字线WL0至WLn-1中的每一个之间执行开关操作。
图11A是示出根据本发明构思的示例实施例的存储器装置的电路图。将省略与参考图3进行的描述相同的描述。
参照图10和图11A，存储器装置31可以包括存储器单元阵列310、第一至第n电压控制电路301_1至301_n、第一电源电路341_1、第二电源电路341_2以及字线驱动器380。第一至第n电压控制电路301_1至301_n可以分别包括第一至第n辅助电路321_1到321_n，并且还分别包括第一至第n辅助开关电路331_1到331_n。
图11A中所示的存储器单元阵列310和字线驱动器380可以分别对应于图10的存储器单元阵列310和字线驱动器380的详细电路图，并且第一至第n电压控制电路301_1至301_n可以分别对应于图10的第一至第n电压控制电路300_1至300_n的详细电路图的实施例。另外，第一电源电路341_1和第二电源电路341_2中的每一个可以对应于图10的电源电路340的详细电路图的实施例。由于存储器单元阵列310、字线驱动器380、第一电源电路341_1和第二电源电路341_2可以分别与图3中的存储器单元阵列110、字线驱动器180、第一电源供电电路141_1以及第二电源电路141_2相同或相似，因此可以省略其描述。
第一至第n辅助电路321_1至321_n中的每一个可以包括至少一个DTR。尽管第一至第n辅助电路321_1到321_n中的每一个在图11A中示出为包括一个DTR，但这仅是一个示例，并且第一辅助电路321_1至第n辅助电路321_n中的每一个可以包括多个DTR。
第一至第n辅助开关电路331_1至331_n中的每一个可以包括至少一个开关晶体管STR。在一个实施例中，开关晶体管STR可以是NMOS晶体管。在一个实施例中，用于(字线WL0至WLn-1中的)相应字线“WLi”的开关晶体管STR可以被实现为其栅极和一端彼此连接并且连接到字线WLi的二极管晶体管。当字线WLi的电压电平为逻辑高(例如，电源电压VDD)时，开关晶体管STR可以感测字线WLi的电压电平并且可以将DTR连接至相应的字线WLi。
如果驱动第一至第n字线WL0至WLn-1中的一个，则激活与第一至第n辅助电路321_1至321_n中的被驱动字线连接的一个辅助电路，并且包括在一个辅助电路中的DTR可以取决于包括在存储器单元阵列310中的存储器单元MC的特性或温度，自适应地调整驱动字线的电压电平。因此，可以减轻读取干扰现象。
图11B是示出根据本发明构思的示例实施例的存储器装置的电路图。具体而言，图11B示出了第一至第n辅助开关电路331_1至331_n分别基于第一至第n辅助开关信号AS0至ASn-1来操作的实施例，这与图11A中不同。因此，将省略除了上面的不同点之外与图11A相同的描述。
参照图10和图11B，存储器装置32可以包括存储器单元阵列310、第一至第n电压控制电路302_1至302_n、第一电源电路342_1、第二电源电路342_2和字线驱动器380。第一至第n电压控制电路301_1至302_n可以分别包括第一至第n辅助电路322_1到322_n，并且还分别包括第一至第n辅助开关电路332_1到332_n。由于存储器单元阵列310、第一至第n辅助电路322_1至322_n、字线驱动器380、第一电源电路342_1和第二电源电路342_2可以分别与图11A的存储器单元阵列310、第一至第n辅助电路321_1到321_n、字线驱动器380、第一电源电路341_1和第二电源电路341_2相同或相似，因此将省略对其描述。
第一辅助开关电路332_1至第n辅助开关电路332_n可以分别接收第一辅助开关信号AS0至第n辅助开关信号ASn-1，并且可以基于此，分别在第一辅助电路322_1至第n辅助电路322_n和第一字线WL0至第n字线WLn-1之间执行开关操作。在一个实施例中，第一辅助开关信号AS0至第n辅助开关信号ASn-1可分别与第一字线驱动信号WD0至第n字线驱动信号WDn-1同步。
在图11A和图11B的实施例中，电压控制电路301_1至301_n或302_1至302_n中的任何一个可以取决于存储器单元阵列310中的一个或多个存储器单元的阈值电压或温度中的至少一个，基于其中包括的DTR的特性，来调整字线的驱动电压的电平。
图12是示出根据本发明构思的示例实施例的存储器装置的框图。将省略与参考图2进行的描述相同的描述。
参考图12，存储器装置40可以包括电压控制电路400、存储器单元阵列410、第一至第n字线开关电路440_1至440_n、电源电路450以及字线驱动器480。由于存储器单元阵列410、电源电路450和字线驱动器480可以分别与图2的存储器单元阵列110、电源电路140和字线驱动器180基本相同或相似，因此将省略其描述。
第一至第n字线开关电路440_1到440_n可以分别连接到第一至第n字线WL0到WLn-1。第一至第n字线开关电路440_1至440_n可以基于第一至第n字线WL0至WLn-1是否被驱动，分别在第一至第n字线WL0至WLn-1与电压控制电路400之间执行开关操作。在一个实施例中，当连接到第一至第n字线WL0至WLn-1中的第一至第n字线开关电路440_1至440_n中的每一个的字线被驱动时，第一至第n字线开关电路440_1至440_n中的每一个可以将电压控制电路400连接至驱动字线。
电压控制电路400可以包括辅助电路和辅助开关电路，所述辅助电路包括至少一个二极管NMOS晶体管，所述辅助开关电路在辅助电路与第一至第n字线WL0至WLn-1中的每一个之间执行开关操作。在一个实施例中，针对每个字线可以存在辅助开关电路，并且所述辅助开关电路可以与辅助电路一起共享字线。
图13是示出根据本发明构思的示例实施例的存储器装置的电路图。将省略与参考图3进行的描述相同的描述。
参考图12和图13，存储器装置41可以包括存储器单元阵列410、第一电压控制电路401_1、第二电压控制电路401_2、字线开关电路441、第一电源电路451_1，第二电源电路451_2和字线驱动器480。第一电压控制电路401_1可以包括第一辅助电路421_1和第一辅助开关电路431_1，并且第二电压控制电路401_2可以包括第二辅助电路421_2和第二辅助开关电路431_2。
图13中所示的存储器单元阵列410和字线驱动器480可以分别对应于图12的存储器单元阵列410及字线驱动器480的详细电路图，并且第一电压控制电路401_1和第二电压控制电路401_2中的每一个可以对应于图12的电压控制电路400的详细电路图的实施例。另外，字线开关电路441可以对应于图12的第一至第n字线开关电路440_1至440_n的详细电路图的实施例，并且第一电源电路451_1和第二电源电路451_2中的每一个可以对应于图12的电源电路450的详细电路图的实施例。由于存储器单元阵列410、字线驱动器480、第一电源电路451_1和第二电源电路451_2可以分别与图3的存储器单元阵列110字线驱动器180、第一电源供电电路141_1以及第二电源电路141_2相同或相似，因此将省略其描述。
第一辅助电路421_1和第二辅助电路421_2中的每一个可以包括至少一个二极管NMOS晶体管DTR。由于至少一个二极管NMOS晶体管DTR的栅极连接到第一节点N1，因此当第一辅助开关电路431_1和第二辅助开关电路431_2导通时，至少一个二极管NMOS晶体管DTR的栅极和一端可以彼此电连接，由此所述至少一个二极管NMOS晶体管DTR可以具有二极管晶体管的形式。虽然图13中将至少一个二极管NMOS晶体管DTR的栅极示出为连接到第一节点N1，但是替代地，DTR的栅极可以连接到其自身的一端(例如连接到其漏极)，如图3至图11B的DTR示例中一样。
第一辅助开关电路431_1和第二辅助开关电路431_2中的每一个可以包括至少一个开关晶体管STR。至少一个开关晶体管STR的一端可以连接到第一节点N1，其另一端可以连接到二极管NMOS晶体管DTR，并且可以将第一辅助开关信号AS0或第二辅助开关信号AS1施加到至少一个开关晶体管STR的栅极。第一辅助开关电路431_1可以接收第一辅助开关信号AS0，并且可以基于第一辅助开关信号AS0在第一节点N1和第一辅助电路421_1的二极管NMOS晶体管DTR之间执行开关操作。第二辅助开关电路431_2可以接收第二辅助开关信号AS1，并且可以基于第二辅助开关信号AS1在第一节点N1和第二辅助电路421_2的二极管NMOS晶体管DT之间执行开关操作。
在一个实施例中，第一辅助开关信号AS0和第二辅助开关信号AS1中的每一个可以包括关于电压控制程度的信息。例如，如在图8的情况下那样，第一辅助开关信号AS0和第二辅助开关信号AS1中的每一个可以跨整数“k”行来提供。在提供三个开关晶体管STR的情况下(如图13所示)，一个示例可以是k＝2，使得第一线和第二线一起携带辅助开关信号AS0或AS1作为二进制信号。第一线可以连接到两个开关晶体管STR的栅极，而第二线可以仅连接到三个开关晶体管STR中剩余的一个的栅极。第一辅助开关电路431_1可以基于第一辅助开关信号AS0选择性地导通至少一个开关晶体管STR。例如，当第一辅助开关信号AS0为“00”时，第一辅助开关电路431_1可以关断全部开关晶体管STR，并且当第一辅助开关信号AS0为“01”时，第一辅助开关电路431_1可以导通开关晶体管STR中的一个。另外，当第一辅助开关信号AS0为“10”时，第一辅助开关电路431_1可以导通开关晶体管STR中的两个，并且当第一辅助开关信号AS0为“11”时，第一辅助开关电路431_1可以导通所有的开关晶体管STR。
辅助开关电路431_1可以基于第一辅助开关信号AS0选择性地导通开关晶体管STR，由此连接到第一节点N1的二极管NMOS晶体管的数量和组合可变化。因此，可以调整字线WL0至WLn-1中的每个的电压降的程度。由于第二辅助开关电路431_2也可以按照与辅助开关电路431_1相同或相似的方式操作，因此将省略其描述。
字线开关电路441可以包括分别连接到第一至第n字线WL0至WLn-1的多个字线开关晶体管WSTR。在一个实施例中，字线开关晶体管WSTR可以是NMOS晶体管。字线开关晶体管WSTR的栅极和一端可连接到第一至第n字线WL0至WLn-1中的每一个，并且字线开关晶体管WSTR的另一端可连接至第一节点N1。字线开关晶体管WSTR可以感测第一至第n字线WL0至WLn-1中的每一个的电压电平，并且当第一至第n字线WL0至WLn-1中的每一个的电压电平是逻辑高(例如，电源电压VDD)时，字线开关晶体管WSTR可以将包括在第一辅助电路421_1和第二辅助电路421_2中的每一个中的二极管NMOS晶体管DTR连接到第一至第n字线WL0至WLn-1。
如果第一至第n字线WL0至WLn-1中的一个被驱动，则被驱动的字线连接至二极管NMOS晶体管DTR，并且二极管NMOS晶体管DTR可以取决于包括在存储器单元阵列410中的存储器单元MC的特性或温度，自适应地调整被驱动的字线的电压电平。另外，连接到每个字线的二极管NMOS晶体管DTR的数量或种类可以基于辅助开关信号AS0和AS1而变化，由此可以自适应地调整被驱动字线的电压电平。因此，读取干扰现象可以得到改善。
虽然图13示出了这样实施例，其中包括在第一辅助开关电路431_1和第二辅助开关电路431_2中的每一个中的开关晶体管STR的数量是三，并且其中包括在第一辅助开关电路431_1和第二辅助开关电路431_2中的每一个中的二极管NMOS晶体管DTR的数量是三，但这仅仅是一个示例，并且开关晶体管STR的数量和二极管NMOS晶体管DTR的数量中的每一个可以大于或小于三。
图14是示出根据本发明构思的示例实施例的存储器装置的电路图。具体而言，图14示出了辅助开关电路包括分别连接到第一至第n字线WL0至WLn-1的第一至第n辅助开关电路432_1至432_n的实施例，这与图13不同。因此，将省略除上述不同点之外的相同描述。
参照图12和图14，存储器装置42可以包括存储器单元阵列410、第一辅助电路422_1、第二辅助电路422_2、第一至第n辅助开关电路432_1至432_n、第一至第n字线开关电路442_1至442_n、第一电源电路452_1、第二电源电路452_2以及字线驱动器480。由于存储器单元阵列410、字线驱动器480、第一电源电路452_1和第二电源电路452_2可以分别与图3中的存储器单元阵列110、字线驱动器180、第一电源电路141_1和第二电源电路141_2相同或相似，因此将省略其描述。
第一辅助电路422_1和第二辅助电路422_2中的每一个可以包括至少一个二极管NMOS晶体管DTR，所述二极管NMOS晶体管DTR的栅极和一端连接到第一节点N1，并且其另一端施加有接地电压VSS。
第一至第n字线开关电路442_1到442_n中的每一个可以包括字线开关晶体管WSTR，其一端连接到第一节点N1，其另一端连接到第一至第n辅助开关电路432_1至432_n中的每一个，并且其栅极连接到第一至第n字线WL0至WLn-1中的每一个。第一至第n字线开关电路442_1到442_n可以分别感测第一至第n字线WL0到WLn-1的电压电平，并且当第一至第n字线WL0到WLn-1是逻辑高(例如，电源电压VDD)时，第一至第n字线开关电路442_1至442_n可以将第一至第n辅助开关电路432_1至432_n的端部分别连接至包括在第一辅助电路421_1和第二辅助电路422_2中的每一个中的二极管NMOS晶体管DTR。
第一至第n辅助开关电路432_1至432_n中的每一个可以包括至少一个开关晶体管STR。所述至少一个开关晶体管STR的一端可以连接到第一至第n字线WL0至WLn-1中的每一个，其另一端可以连接至第一至第n字线开关电路442_1至442_n中的每一个，并且第一至第n辅助开关信号AS0至ASn-1中的每一个可以施加到第一至第n辅助开关电路432_1至432_n中的每一个的栅极。第一至第n辅助开关电路432_1至432_n可以分别接收第一至第n辅助开关信号AS0至ASn-1，并且基于此分别在第一至第n字线WL0至WLn-1与第一至第n字线开关电路442_1至442_n之间执行开关操作。
第一至第n辅助开关电路432_1至432_n可以分别基于第一辅助开关信号AS0至第n辅助开关信号ASn-1来选择性地导通开关晶体管STR，由此连接至第一辅助电路422_1和第二辅助电路422_2中的每一个的路线的数量可以变化。因此，可以调整字线WL0至WLn-1中的每一个的电压降的程度。
如果第一至第n字线WL0至WLn-1中的一个被驱动，则被驱动字线连接至二极管NMOS晶体管DTR，并且二极管NMOS晶体管DTR可以取决于包括在存储器单元阵列410中的存储器单元MC的特性或温度，自适应地调整被驱动的字线的电压电平。另外，连接到每个字线的路线的数量可以基于辅助开关信号AS0到ASn而变化，由此可以自适应地调整被驱动字线的电压电平。因此，读取干扰现象可以得到改善。
图15是示出根据本发明构思的示例实施例的计算机系统1900的框图。计算机系统1900可以安装在移动设备、台式计算机等中。计算机系统1900可以包括电连接到系统总线1904的SRAM存储器系统1901、中央处理单元1905、用户接口1907和诸如基带芯片组等的调制解调器1908。计算机系统1900还可以包括应用芯片组、相机图像处理器(CIS)、输入/输出设备等。
用户接口1907可以是用于将数据传输到通信网络或从通信网络接收数据的接口。用户接口1907可以是有线或无线类型的，并且可以包括天线、有线或无线收发器等。通过用户接口1907或调制解调器1908提供的数据或由中央处理单元1905处理的数据可以存储在SRAM存储器系统1901中。
SRAM存储器系统1901可以包括参照图1至图14描述的存储器系统。SRAM存储器系统1901可以包括SRAM 1902和存储器控制器1903。由中央处理单元1905处理的数据或从计算机系统1900的外部输入的数据可以存储在SRAM 1902中。SRAM 1902可以包括具有彼此连接的一端和栅极的二极管NMOS晶体管，并且可以取决于存储器单元的特性或温度来自适应地调整被驱动字线的电压电平。
当计算机系统1900是执行无线通信的装置时，计算机系统1900可以用于诸如码分多址(CDMA)、全球移动通信系统(GSM)、北美多址(NADC)或CDMA2000等通信系统。计算机系统1900可以安装在诸如个人数字助理(PDA)、便携式计算机、网络平板电脑、数码相机、便携式多媒体播放器(PMP)、移动电话、无线电话或膝上型计算机等信息处理设备中。
虽然已经参照本发明的实施例具体示出和描述了本发明构思，但是应当理解，可以在不脱离由以下权利要求书限定的本发明构思的精神和范围的情况下进行形式和细节上的各种改变。
技术特征：
1.一种存储器装置，包括：
易失性存储器单元阵列，其连接到多个字线并且包括存储器单元，所述存储器单元包括至少一个晶体管；
字线驱动器，其连接到所述多个字线；以及
辅助电路，其连接到所述字线驱动器并被配置为调整所述多个字线中的字线的字线驱动电压，
其中，所述辅助电路包括具有二极管连接结构的NMOS晶体管。
2.根据权利要求1所述的存储器装置，其中，所述辅助电路基于所述至少一个晶体管的单元特性和所述存储器装置处的温度中的至少一个来适应性地调整所述字线驱动电压。
3.根据权利要求2所述的存储器装置，其中，所述辅助电路随着所述温度升高而将所述字线驱动电压设定得更低。
4.根据权利要求2所述的存储器装置，其中，在给定温度下，当所述至少一个晶体管具有第一阈值电压时，所述辅助电路操作为将所述字线驱动电压从主电源电平降低至第一电平，并且当所述至少一个晶体管具有第二阈值电压时，将所述字线驱动电压降低到低于所述第一电平的第二电平，其中，所述第一阈值电压高于所述第二阈值电压。
5.根据权利要求1所述的存储器装置，其中，所述字线驱动器操作为响应于字线驱动信号而驱动所述多个字线中的第一字线，并且所述存储器装置还包括：
电源电路，其通过连接到所述字线驱动器的第一节点将从主电源电压获得的电压施加到所述第一字线；
其中，所述辅助电路连接到所述第一节点，并且通过对所述第一节点执行电压下拉来调整所述字线驱动电压。
6.根据权利要求5所述的存储器装置，还包括：
辅助开关电路，其响应于辅助开关信号而在所述辅助电路和所述第一节点之间执行开关操作。
7.根据权利要求6所述的存储器装置，其中，当所述字线驱动器驱动所述第一字线时，所述辅助开关电路将所述辅助电路连接到所述第一节点。
8.根据权利要求7所述的存储器装置，其中：
所述辅助开关电路包括NMOS晶体管，所述NMOS晶体管具有连接到所述第一节点的漏极和连接到所述辅助电路的源极；
所述电源电路包括PMOS晶体管，所述PMOS晶体管具有连接以接收所述主电源电压的源极和连接到所述第一节点的漏极；并且
控制电源电路的PMOS晶体管和辅助开关电路的NMOS晶体管同时导通，以使字线驱动器利用第一节点处的电压驱动第一字线。
9.根据权利要求5所述的存储器装置，其中，所述字线驱动器包括第一字线驱动器和第二字线驱动器，并且所述辅助电路包括：
第一辅助电路，其连接到驱动所述多个字线中的最上层字线的所述第一字线驱动器；以及
第二辅助电路，其连接到驱动所述多个字线中的最下层字线的所述第二字线驱动器。
10.根据权利要求1所述的存储器装置，还包括：
字线开关电路，其包括多个字线开关晶体管并且在所述多个字线和所述辅助电路之间执行开关操作，所述多个字线开关晶体管中的每一个均具有连接到所述辅助电路的一端并且具有连接到所述多个字线中的每一个的另一端和栅极，
其中，所述辅助电路同时连接到所述多个字线开关晶体管。
11.根据权利要求10所述的存储器装置，其中，所述辅助电路包括具有二极管连接结构的多个NMOS晶体管，
所述存储器装置还包括：
辅助开关电路，其响应于辅助开关信号而将所述多个NMOS晶体管中的至少一个连接到所述多个字线中的被驱动的第一字线，并由此调整所述第一字线的驱动电压电平。
12.根据权利要求10所述的存储器装置，还包括：
辅助开关电路，其连接在所述多个字线中的每一个与所述多个字线开关晶体管中的每一个之间，并且通过响应于辅助开关信号而改变所述辅助电路与所述多个字线中的每一个之间的连接路线的数量来调整所述多个字线中的每一个的驱动电压电平。
13.根据权利要求12所述的存储器装置，其中：
所述辅助开关信号被提供为整数k条平行线上的二进制信号；
所述辅助开关电路包括多个FET开关晶体管，每个FET开关晶体管具有连接到所述k条平行线中的一条的栅极，并且每个FET开关晶体管基于施加到其栅极的所述辅助开关信号的逻辑电平而导通或截止。
14.一种存储器装置，包括：
易失性存储器单元阵列，其连接到字线并且包括存储器单元，所述存储器单元包括至少一个晶体管；
字线驱动器，其通过响应于字线驱动信号而将字线驱动电压施加到字线中的每一个来驱动所述字线中的每一个；
电源电路，其经由第一节点连接到字线驱动器，并且响应于电压开关信号而将电源电压施加到所述第一节点；以及
辅助电路，其包括至少一个NMOS晶体管，并通过基于所述至少一个NMOS晶体管的特性来降低所述电源电压在所述第一节点处的电平来控制所述字线驱动电压的电平，
其中，所述辅助电路取决于包括在所述存储器单元中的所述至少一个晶体管的阈值电压或温度中的至少一个来调整所述字线驱动电压的电平。
15.根据权利要求14所述的存储器装置，其中，所述至少一个NMOS晶体管包括具有二极管连接结构的NMOS晶体管，其中，所述至少一个NMOS晶体管的一端和栅极连接到所述第一节点，并且所述至少一个NMOS晶体管的另一端连接到参考电位点。
16.根据权利要求14所述的存储器装置，其中，所述辅助电路包括：
第一辅助电路，其连接到驱动所述字线中的最上层字线的第一字线驱动器；以及
第二辅助电路，其连接到驱动所述字线中的最低层字线的第二字线驱动器。
17.一种存储器装置，包括：
易失性存储器单元阵列，其连接到多个字线并且包括存储器单元，所述存储器单元包括至少一个晶体管；
辅助电路，其连接到所述多个字线并被配置为调整被选字线的字线驱动电压，其中，所述辅助电路包括各自具有二极管连接结构的多个NMOS晶体管；以及
辅助开关电路，其包括多个开关晶体管，每个开关晶体管分别在所述多个NMOS晶体管中的对应的一个NMOS晶体管与所述多个字线中的对应一个字线之间执行开关操作。
18.根据权利要求17所述的存储器装置，其中，所述多个开关晶体管的栅极分别连接到所述多个字线，并且所述辅助开关电路的每个开关晶体管感测对应的字线的电压电平，并当所感测的电压电平为逻辑高时，将对应的NMOS晶体管连接到所述字线。
19.根据权利要求18所述的存储器装置，其中，所述多个开关晶体管中的每一个的一端连接到所述辅助电路中包括的所述多个NMOS晶体管中的一个，并且所述多个开关晶体管中的每一个的另一端和栅极连接到所述多个字线中的一个。
20.根据权利要求17所述的存储器装置，其中，所述辅助开关电路从所述存储器装置外部接收开关信号，并且基于所述开关信号将所述多个NMOS晶体管分别连接到所述多个字线。
技术总结
本发明提供了包括辅助电路的电压控制电路和包括所述电压控制电路的存储器装置。所述存储器装置包括：易失性存储器单元阵列，其连接到多个字线并且包括存储器单元，所述存储器单元包括至少一个晶体管；以及辅助电路，其连接到所述多个字线中的至少一个并调整所述多个字线中的每个的驱动电压电平，其中，所述辅助电路包括二极管NMOS晶体管，所述NMOS晶体管具有彼此连接的栅极和漏极。
技术研发人员：白尚叶;悉达多·古普塔;李仁学;崔在承;金兑衡;文大英;徐东旭
受保护的技术使用者：三星电子株式会社
技术研发日：.08.15
技术公布日：.03.19
