本发明的实施例涉及辅助电路、存储器系统以及读辅助供给方法。
背景技术：
数据存储器件是用于写入和/或读取电子数据的电子器件。数据存储器件可以实施为诸如随机存取存储器(ram)的易失性存储器，其通常需要电能保持其存储的信息，或者实施为诸如只读存储器(rom)的非易失性存储器，即使在没有供电时其也可以保持其存储的信息。可以以动态随机存取存储器(dram)、静态随机存取存储器(sram)、和/或通常称为闪速存储器的非易失性随机存取存储器(nvram)配置来实施ram。
技术实现要素：
本发明的实施例提供一种辅助电路，包括：分压器电路，配置为将电源电压分压并且在所述分压器电路的输出处提供源极写入线电压；以及多个写入线驱动器电路，每个写入线驱动器电路配置为接收所述源极写入线电压，并根据控制所述每个写入线驱动器电路的相应的独立使能信号选择性地将所述源极写入线电压应用于相应的写入线。
本发明的另一实施例提供一种存储器系统，该系统包括多个存储器单元，每个存储器单元包括：双稳态锁存器，存储逻辑状态；以及传输晶体管，所述传输晶体管耦合在所述双稳态锁存器和位线之间，其中，所述传输晶体管配置为响应于控制所述传输晶体管的写入线电压，选择性地将所述逻辑状态输出至所述位线；以及该系统还包括读辅助电路，所述读辅助电路被配置为提供多条写入线上的多个写入线电压，每条写入线连接至所述多个存储器单元中的相应存储器单元的相应传输晶体管的栅极，所述读辅助电路包括：分压器电路，所述分压器电路响应于主使能信号，并被配置为响应于被所述主使能信号使能的读辅助，将电源电压分压并且在所述分压器电路的输出处提供源极写入线电压；以及所述所述读辅助电路包括多个写入线驱动器电路，所述多个写入线驱动器电路与所述多个存储器单元相对应，每个写入线驱动器电路配置为接收所述源极写入线电压并且根据控制所述每个写入线驱动器电路的相应的独立使能信号而选择性地将所述源极写入线电压应用于所述多条写入线中的相应写入线。
本发明的又一实施例提供一种在读取操作期间将读辅助提供给多个存储器单元的方法，包括：接收主使能信号；确定指示读辅助的所述主使能信号是否可用于所述多个存储器单元；响应于确定所述读辅助可用于所述多个存储器单元，将电源电压分压以生成源极写入线电压；根据与所述多个存储器单元中的子集相关联的相应的独立使能信号，基于所述源极写入线电压而生成用于所述多个存储器单元中的所述子集的一个或多个写入线电压；以及基于所述相应的独立使能信号，将所述一个或多个写入线电压应用于所述多个存储器单元的所述子集，以在所述读取操作期间使能所述多个存储器单元的所述子集以用于读辅助。
本发明涉及用于sram的变化包容的读辅助电路。
附图说明
当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1a示出了根据根据本公开的示例性实施例的读辅助电路。
图1b示出了根据本公开的示例性实施例的与读辅助电路相关联的各种时序图。
图2示出了根据本公开的示例性实施例的包括读辅助的存储器系统。
图3示出了根据本公开的第二示例性实施例的读辅助电路。
图4示出了根据本公开的第三示例性实施例的读辅助电路。
图5示出了对存储器单元的子集提供读辅助的示例性操作的流程图。
图6示出了根据本公开的第四示例性实施例的读辅助电路。
具体实施方式
本发明提供了许多不同的用于实施所提供主题的特征的实施例或实例。以下描述部件、或配置等的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部件没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复本身并不表示所讨论的各个实施例和/或结构之间的关系。
静态随机存取存储器(sram)包括使用反馈存储逻辑状态(例如，“0”或“1”)的双稳态锁存器。在“写入操作”期间，当电流逻辑状态要改变(例如，从“0”或“1”，反之亦然)时，期望的新逻辑状态应用于“位线”，同时“写入线”能够将该逻辑状态存储至双稳态锁存器。在“读取操作”期间，写入线再次被使能，以将存储在双稳态锁存器中的逻辑状态读取到位线上。读辅助电路在本文中设置为生成必要的写入线电压，以在读取操作期间使能写入线。本文中所提供的读辅助电路提供了可以与若干写入线驱动器电路共享的写入线源极电压，该若干写入线驱动器电路通过它们各自拥有的相应的独立使能信号被使能，以在读取操作期间选择性地将读辅助写入线电压提供给相应的存储器单元。此外，该写入线源极电压具有最小变化，并且因此足够稳定。
示例性读辅助电路
图1a示出了根据本公开的多个实施例的读辅助电路100。读辅助电路100生成多个写入线电压wl-1至wl-n，该多个写入线电压可以应用于诸如sram器件的相关存储器件的相应的写入线。读辅助电路100包括分压器电路102和多个写入线驱动器电路104.1-104.n，该多个写入线驱动器电路生成写入线电压wl-1至wl-n。分压器电路102包括以串联配置连接的pmos晶体管103和105。更具体地，pmos晶体管103的源极在节点106处连接至pmos晶体管105的漏极。pmos晶体管105的源极连接至电源vdd并且pmos晶体管103的漏极接地(gnd)。本领域技术人员基于本文中所提供的讨论应该理解，其他分压器电路在本公开的范围和主旨内。如图所示，在节点106处(介于pmos晶体管103和105之间)的电压限定源极写入线电压(wl-source)114，该源极写入线电压可用于通过独立的写入线驱动器电路104.1-104.n应用于它们的相应的写入线108.1-108.n。独立的写入线驱动器电路104.1-104.n根据本公开的实施例均实施为反相器。例如，写入线驱动器电路104.1包括与pmos晶体管112串联连接的nmos晶体管110，以提供反相器配置。
在操作期间，分压器电路102响应于两个输入控制信号，即，睡眠控制信号(slp)122和主使能信号(wl-me)124。睡眠控制信号122应用于pmos晶体管105的栅极并且通常保持在逻辑低，使得pmos晶体管105通常导通(例如，“连通”)，除非读辅助电路100为“睡眠模式”。在“睡眠模式”期间，睡眠控制信号122升高至“逻辑高”，使得pmos晶体管105截止。主使能信号124应用于pmos晶体管103的栅极，并且设置为逻辑低以使能用于读辅助的写入线108.1-108.n，其中，逻辑低导致pmos晶体管103导通(例如，“连通”)。当读辅助使能时，pmos晶体管103和105工作以根据pmos晶体管103和105的相对电阻率对电源电压vdd进行分压，使得在节点106处的源极写入线电压114为电源电压vdd的百分比。然后，独立的写入线驱动器电路104.1-104.n在被它们的相应的独立使能信号(wl-e)116.1-116.n控制时，选择性地将源极写入线电压114应用于它们的独立写入线108.1-108.n。
响应于所示的相应的独立使能信号116.1-116.n，写入线驱动器电路104.1-104.n实施为反相器。因此，读辅助可独立地控制每个存储器单元，该每个存储器单元可以附接至相应的写入线108.1-108.n。例如，写入线驱动器电路104.1(例如，驱动器电路104.1)包括输入118和输出120，其中，输入118接收独立的使能信号116.1，并且输出120连接至写入线108.1，以将读辅助写入线电压wl-1提供给附接至写入线108.1的相应的存储器单元。当独立使能信号116.1为逻辑低时，读辅助被激活以用于附接至写入线108.1的相应的存储器单元，其中，通过驱动器电路104.1将该独立使能信号反相以在输出120处提供逻辑高。通过如以上所述的分压器电路102生成的源极写入线电压114来提供输出120处的逻辑高电压。更具体地，当独立的使能信号116.1为逻辑低时，然后，pmos晶体管112导通以将源极写入线电压114应用于输出120并且相应地应用于写入线108.1。另外地，当使能信号116.1为逻辑低时，nmos晶体管110截止，以将输出120与地隔离。当独立使能信号116.1为逻辑高时，则pmos晶体管112截止，使得源极写入线电压114与节点106隔离，并且nmos晶体管110导电，以将输出120接地，并且因此使读辅助无效。本领域技术人员应该理解，附加写入线驱动器电路104.2-104.n(例如，“驱动器电路”104.1-104.n)具有与驱动器电路104.1类似的配置并且以与其类似的方式工作。
如以上所指示的，分压器电路102生成应用于独立写入线驱动器电路104.1-104.n的源极写入线电压114，其中，源极写入线电压114为电源电压vdd的百分比。在本公开的示例性实施例中，源极写入线电压114具有与电源电压vdd基本类似的幅值，例如，电源电压vdd的90-95％。如以上所讨论的，通过pmos晶体管103和105相对电阻率来确定源极写入线电压114与电源电压vdd的相对值。因此，pmos晶体管103的尺寸可以小于pmos晶体管105的尺寸，使得当读辅助工作时，跨pmos晶体管103存在从vdd至地电压的大部分电压降(例如，90-95％)。因此，pmos晶体管103的第一电阻基本上大于pmos晶体管105的第二电阻。
图1b示出了根据本公开的实施例的用于各种使能信号的时序图，其中，各种使能信号使能读辅助，例如，与写入线驱动器104.1相关联的写入线(wl)108.1。如所示的，在通过控制驱动器电路104.1的独立使能信号116.1从逻辑高转换为逻辑低之前，主使能信号124进行类似转换。这种转换发生，使得在驱动器电路104.1被触发以提供通过以上所讨论的源极写入线电压114引起的写入线电压wl-1之前，分压器电路102生成源极写入线电压114。如所示的，一旦独立使能信号116.1转换为逻辑低，写入线108.1上的写入线电压转换为稍微低于vdd的电压126，例如，大约vdd的90-95％。
图2示出了根据本公开的多个实施例的包含读辅助的存储器系统200。存储器系统200包括图1a中所述的读辅助电路100和多个存储器单元202.1-202n，其中，该多个存储器单元经由相应的写入线108.1-108.n接收相应的写入线电压wl-1至wl-n。因此，多个存储器单元202.1-202.n中的每个接收其拥有的相应的写入线电压wl，其中，选择性地使能该写入线电压以用于读辅助。在多个实施例中，存储器单元202.1-202.n是sram存储器单元。此外，存储器系统200包括存储控制器212，该存储控制器生成上述的睡眠控制信号122、主使能信号124和独立使能信号116.1-116.n。
示例性存储器单元202.1包括双稳态锁存器204、第一传输晶体管206和第二传输晶体管208。双稳态锁存器204使用本领域技术人员已知的反馈机制存储逻辑状态(例如，“0”或“1”)，并且因此本文中没有对其进行进一步描述。第一传输晶体管206和第二传输晶体管208是将双稳态锁存器204选择性地耦合至相应的位线(bl)210.1和210.2的nmos的晶体管，使得在读取操作期间可以“读取”存储在双稳态锁存器204中的逻辑状态。如所示的，第一传输晶体管206和第二传输晶体管208的相应栅极耦合至写入线108.1，并且因此通过由读辅助电路100生成的写入线电压wl-1进行控制。在存储器单元202.1的读辅助期间，wl-1升高至逻辑高(例如，图1b中的电压126)，从而导致第一传输晶体管206和第二传输晶体管208导通，并且因此能够通过位线210.1和210.2读取存储在双稳态锁存器204中的逻辑状态。本领域技术人员应该理解，附加存储器单元202.2-202.n具有与存储器单元202.1类似的配置并以与其类似的方式工作。应该注意，存储器单元202.1-202.n中的每个具有其拥有的相应的写入线108.1-108.n，使得读辅助写入线电压可独立地控制相应的存储器单元202.1-202.n。
图3示出了根据本公开的附加实施例的读辅助电路300。读辅助电路300生成多个写入线电压wl-1至wl-n，该多个写入线电压wl-1至wl-n可以应用于诸如sram器件的相关存储器件的相应写入线。读辅助电路300基本上类似于读辅助电路100，并且因此，将仅对读辅助电路100和读辅助电路300之间的差异进行详细讨论。例如，读辅助电路300包括分压器电路，除了以上所述的用于读辅助电路100的串联连接的pmos晶体管之外，该分压器电路还包括nmos晶体管。
更具体地，读辅助电路300包括分压器电路302和多个写入线驱动器电路104.1-104.n，该多个写入线驱动器电路生成多个写入线电压wl-1至wl-n。类似于分压器电路102，分压器电路302包括以串联配置的方式连接的pmos晶体管304和306。另外地，分压器电路302包括串联地连接至pmos晶体管306的nmos晶体管308。更具体地，pmos晶体管306的源极在节点106处连接至pmos晶体管304的漏极。pmos晶体管304的源极连接至电源vdd并且pmos晶体管306的漏极连接至nmos晶体管308的漏极，并且nmos晶体管308的源极接地。类似于读辅助电路100，如所示的，节点106处(介于pmos晶体管304和306之间)的电压限定源极写入线电压114，其中，可以通过独立写入线驱动器电路104.1-104.n将该源极写入线电压114应用于它们的相应的写入线108.1-108.n。
在操作期间，分压器电路302响应于两个输入控制信号，即，睡眠控制信号122和主使能信号124；其中，通过睡眠控制信号122控制pmos晶体管304和306，并且通过主使能信号124控制nmos晶体管308。睡眠控制信号122通常保持在逻辑低，使得pmos晶体管304和306通常导通(例如，“连通”)，除非读辅助电路100处于“睡眠模式”。在“睡眠模式”期间，睡眠控制信号122升高至“逻辑高”，使得pmos晶体管304和306这两者截止。主使能信号124设置为逻辑高，以使能写入线108.1-108.n的读辅助，其中，逻辑高导致nmos晶体管308导通(例如，“连通”)而具有最小电阻，使得pmos晶体管306的漏极本质上接地。因此，当使能读辅助时，pmos晶体管304和306工作以根据pmos晶体管304和306的相对电阻率来对电源电压vdd进行分压，使得节点106处的源极写入线电压114为电源电压vdd的百分比。然后，独立写入线驱动器电路104.1-104.n在被它们相应的独立使能信号116.1-116.n选择性地控制时，可以将源极写入线电压114应用于它们的独立写入线108.1-108.n。类似于读辅助电路100，独立的写入线驱动器电路104.1-104.n均实施为反相器，并且因此本文中没有对其进行进一步讨论。
分压器302中的pmos晶体管304和306这两者均响应于相同的控制信号，即，睡眠控制信号122。因此，pmos晶体管304和306在给定时间周期内以相同次数周期性地导通/截止，并且因此具有基本类似的老化分布。
图4示出了根据本公开的附加实施例的读辅助电路400。读辅助电路400生成多个写入线电压wl-1至wl-n，该多个写入线电压应用于诸如sram器件的相关存储器件的相应的写入线。与读辅助电路100相比较，除了逻辑极性互补之外，读辅助电路400与读辅助电路100类似地工作。即，通过分压器402产生的源极写入线电压稍微高于接地电压(如vssft所示的)，例如，vdd的5-10％。，这种配置与传输晶体管(例如，传输晶体管206)为pmos晶体管一致，而非将要解释的nmos晶体管。
读辅助电路400包括分压器电路402和多个写入线驱动器电路412.1-412.n，该多个写入线驱动器电路生成多个写入线电压wl-1至wl-n。分压器电路402包括以串联配置的方式连接的nmos晶体管404和406。更具体地，nmos晶体管404的源极在节点403处连接至nmos晶体管406的漏极。nmos晶体管404的漏极连接至电源vdd并且nmos晶体管406的源极接地。如所示的，在节点403处(介于nmos晶体管404和406)的电压限定源极写入线电压417，该源极写入线电压可用于通过独立写入线驱动器电路412.1-412.n施加于它们相应的写入线424.1-424.n。独立的写入线驱动器电路412.1-412.n均实施为反相器。例如，写入线驱动器电路412.1包括与pmos晶体管420串联连接的nmos晶体管418以提供反相器配置。
在操作期间，分压器电路402响应于两个输入控制信号，即，睡眠控制信号410和主使能信号408。睡眠控制信号410保持在逻辑高，使得nmos晶体管406通常导通(例如，“连通”)，除非读辅助电路400处于“睡眠模式”。在“睡眠模式”期间，睡眠控制信号410设置为逻辑低，使得nmos晶体管406截止。主使能信号408设置为逻辑高，以使能写入线424.1-424.n用于读辅助，其中，逻辑高导致nmos晶体管404导通(例如，“连通”)。当读辅助被使能(并且睡眠模式关闭)时，nmos晶体管404和406工作以根据nmos晶体管404和406的相对电阻率将电源电压vdd分压，使得节点403处的源极写入线电压417稍微高于接地电压(例如，vdd的5-10％)。然后独写入线驱动器电路412.1-412.n在被它们相应的独立使能信号422.1-422.n控制时，选择性地将源极写入线电压417应用于它们独立的写入线424.1-424.n。
写入线驱动器电路412.1-412.n实施为反相器，以响应于如所示的相应的独立使能信号422.1-422.n。因此，读辅助可独立地控制可以附接至相应的写入线424.1-424.n的每个存储器单元。例如，写入线驱动器电路412.1包括输入414和输出416，其中，输入414接收独立使能信号422.1并且输出416连接至写入线424.1以将读辅助写入线电压wl-1提供给附接至写入线424.1的相应存储器单元。当独立使能信号422.1为逻辑高时，读辅助被激活以用于附接至写入线424.1的相应存储器单元，其中，反相器412.1使得该逻辑高反相以在输出416处提供逻辑低，该逻辑低与pmos传输晶体管一致。通过由如上所述的分压器电路402生成的源极写入线电压417供给输出416处的逻辑低电压。更具体地，当独立使能信号422.1为逻辑高时，则nmos晶体管418导通以将源极写入线电压417应用于输出416并相应地应用于写入线424.1。另外地，当使能信号422.1为逻辑高时，pmos晶体管420截止，以将输出416与vdd隔离。当独立使能信号422.1为逻辑低时，则nmos晶体管418截止，使得源极写入线电压417与输出节点416隔离，并且pmos晶体管420导通以将输出416提高至vdd，并且因此使读辅助无效。本领域技术人员已知，附加驱动器电路412.2-412.n具有与驱动器电路412.1类似的配置并且以与其类似的方式工作。
如以上所指示的，分压器电路402限定应用于独立写入线驱动器电路412.1-412.n的源极写入线电压417，其中，源极写入线电压417是电源电压vdd的百分比。在本公开的示例性实施例中，源极写入线电压417具有稍微大于接地电压的幅值，例如，电源电压vdd的5-10％。如以上所讨论的，通过nmos晶体管404和406的相对电阻率来确定源极写入线电压417与电源电压vdd的相对值，因此，nmos晶体管404的尺寸可以小于nmos晶体管406的尺寸，使得当读辅助工作时，跨nmos晶体管404存在从vdd至接地电压的大部分压降(例如，90-95％)。
图5示出了根据本公开的多个实施例的用于提供读辅助写入线电压的示例性操作的流程图500。流程图500参考图1a的读辅助电路100和图2的存储器系统200，以仅用于示例性的目的。本公开不限于读辅助电路100或存储器系统200的该操作描述或者其应用。而且，本领域技术人员应该理解，其他可操作的控制流程、系统和应用在本公开的范围和主旨内。
在操作502处，接收睡眠控制信号和主使能信号。例如，分压器电路102可以接收睡眠控制信号122和主使能信号124。
在操作504处，确定是否基于睡眠控制信号使睡眠模式生效。如果为“是”，则控制返回步骤502。如果为否，则控制进行至步骤506。当睡眠控制信号122为逻辑高时，例如，pmos晶体管105截止，以实施睡眠模式并且当睡眠控制信号为逻辑低时，该pmos晶体管导通。
在操作506处，确定是否基于主使能信号而使能读辅助。如果为“是”，则控制进入步骤508。如果为“否”，则控制返回步骤502。例如，当主使能信号124为逻辑低时，pmos晶体管103导通以使能读辅助用于多个存储器单元，并且当主使能信号为逻辑高时，pmos晶体管103截止，以使读辅助无效。
在操作508处，电源电压vdd被分压以生成为电源电压vdd的百分比的源极写入线电压。例如，分压器电路102可以基于pmos晶体管103和105的相对电阻率将电源电压vdd分压，以生成源极写入线电压114，在本公开的实施例中，源极写入线电压114可以为电源电压vdd的90-95％。
在操作510处，根据与多个存储器单元的子集相关联的相应的独立使能信号，基于源极写入线电压生成用于该多个存储器单元的子集的一个或多个写入线电压。例如，写入驱动器电路104.1-104.n在被它们的独立使能信号116.1–116.n控制时，选择性地将源极写入线电压114应用于相应的写入线108.1-108.n。因此，源极写入线电压114可以选择性地应用于写入线108.1-108.n的子集或全部，以将用于读辅助的一个或多个写入线电压提供给相应的存储器单元。
在操作512处，一个或多个读辅助写入线电压应用于存储器单元的子集，从而在读取操作期间使能存储器单元的子集用于读辅助以读取存储在存储器单元的子集中的存储的相应逻辑状态。例如，写入线电压wl-1可以选择性地应用于存储器单元202.1的传输晶体管206和208，其中，通过独立使能信号116.1来确定读辅助使能。附加写入线电压wl-2至wl-n可以在被它们的独立使能信号116.2-116.n确定时，选择性地应用于它们的相应存储器单元202.2–202.n。
图6示出了根据本公开的附加实施例的读辅助电路600。读辅助电路600生成多个写入线电压wl-1至wl-n，该多个写入线电压可以应用于诸如sram器件的相关的存储器件的相应写入线。读辅助电路600基本类似于读辅助电路400，并且因此将仅详细讨论读辅助电路600和读辅助电路400之间的差异。例如，读辅助电路600包括分压器电路，除了以上所述的用于读辅助电路400的串联连接的nmos晶体管之外，该分压器电路还包括pmos晶体管。
更具体地，读辅助电路600包括分压器电路602和多个写入线驱动器电路412.1-412.n，该多个写入线驱动器电路生成多个写入线电压wl-1至wl-n。类似于分压器电路402，分压器电路602包括以串联配置连接的nmos晶体管606和608。另外地，分压器电路602包括与nmos晶体管606串联连接的pmos晶体管604。更具体地，nmos晶体管606的源极在节点403处连接至nmos晶体管608的漏极。nmos晶体管608的源极接地，nmos晶体管606的漏极连接至pmos晶体管604的漏极，并且pmos晶体管604的源极连接至电源vdd。类似于读辅助电路400，如所示的，节点403处(介于nmos晶体管606和608之间)的电压限定源极写入线电压417，该源极写入线电压可以通过独立写入线驱动器电路412.1-412.n应用于它们的相应写入线424.1-424.n。
在操作期间，分压器电路602响应于两个输入控制信号，即，睡眠控制信号410和主使能信号408，其中，通过睡眠控制信号410来控制nmos晶体管606和608，并且通过主使能信号408来控制pmos晶体管604。睡眠控制信号410通常保持在逻辑高，使得nmos晶体管606和608通常导通(例如，“连通”)，除非读辅助电路600处于“睡眠模式”。在“睡眠模式”期间，睡眠控制信号410改变为“逻辑低”，使得nmos晶体管606和608这两者截止。主使能信号408设置为逻辑低以使能写入线424.1-424.n的读辅助，其中，逻辑低使pmos晶体管604导通(例如，“连通”)而具有最小电阻，使得nmos晶体管606的漏极基本上连接至电源vdd。因此，当使能读辅助时，nmos晶体管606和608工作以根据nmos晶体管606和608的相对电阻率将电源电压vdd进行分压，使得在节点403处的源极写入线电压417为电源电压vdd的百分比。然后，独立写入线驱动器电路412.1-412.n在被它们的相应的独立使能信号422.1-422.n选择性地控制时，能够将源极写入线电压417应用于它们的独立写入线424.1-424.n。如对于读辅助电路400所述的，独立写入线驱动器电路412.1-412.n均实施为反相器，并且因此本文中没有对其进行进一步讨论。
结论
前述详细描述公开了包括分压器电路和多个写入线驱动器电路的读辅助电路。分压器电路工作以将电源电压分压并将在分压器电路的输出处的源极写入线电压提供给该多个写入线驱动器电路。每个写入线驱动器电路接收源极写入线电压并根据控制每个写入驱动器电路的相应的独立使能信号，选择性地将源极写入线电压应用于相应的写入线。此外，每个写入线驱动器电路经由相应的写入线耦合至多个存储器单元中的相应的存储器单元，使得相应的写入线在相应的存储器单元的读取操作期间提供相应的写入线电压以控制传输晶体管。
在读辅助电路的一些实施例中，所述分压器电路包括串联连接的第一pmos晶体管和第二pmos晶体管以形成提供所述源极写入线电压的节点。
在读辅助电路的一些实施例中，所述第一pmos晶体管包括连接至所述电源电压的源极；以及所述第二pmos晶体管包括在提供所述源极写入线电压的所述节点处连接至所述第一pmos晶体管的漏极的源极，和接地的漏极。
在读辅助电路的一些实施例中，所述源极写入线电压为所述电源电压的百分比，通过所述第一pmos晶体管的第一电阻与所述第二pmos晶体管的第二电阻相比较的比率来确定所述百分比。
在读辅助电路的一些实施例中，所述第一pmos晶体管包括接收第一控制信号的第一栅极并且所述第二pmos晶体包括接收第二控制信号的第二栅极，其中，所述第一控制信号和所述第二控制信号通过所述分压器电路共同地控制所述源极写入线电压的生成。
在读辅助电路的一些实施例中，所述第一控制信号指示睡眠模式并且响应于所述睡眠模式被激活而使所述第一pmos晶体管截止以使所述源极写入线电压的生成无效。
在读辅助电路的一些实施例中，所述第二控制信号为主使能信号，所述主使能信号响应于读辅助被激活和睡眠模式被去激活而使能所述源极写入线电压的生成。
在读辅助电路的一些实施例中，所述分压器电路包括：串联连接的第一pmos晶体和第二pmos晶体，以形成提供所述源极写入线电压的节点；以及nmos晶体管，所述nmos晶体管具有连接至所述第二pmos晶体管的漏极的漏极，并且具有接地的源极。
在读辅助电路的一些实施例中，所述第一pmos晶体管和所述第二pmos晶体包括通过相同的睡眠模式信号控制的各自栅极，并且所述nmos晶体管包括通过所述读辅助电路的主使能信号控制的栅极。
在读辅助电路的一些实施例中，所述每个写入线驱动器电路配置为将在所述每个写入线驱动器电路的输入处所接收的相应的独立使能信号反相，以在所述每个写入线驱动器电路的输出处的相应写入线上提供相应的写入线电压。
在读辅助电路的一些实施例中，响应于所述相应的独立使能信号为逻辑低，所述源极写入线电压引起所述相应的写入线电压。
在读辅助电路的一些实施例中，所述每个写入线驱动器电路包括：pmos晶体管，所述pmos晶体管具有连接至所述分压器电路的输出的源极，以接收所述源极写入线电压；以及nmos晶体管，所述nmos晶体管具有在所述每个写入线驱动器电路的输出处连接至所述pmos晶体管的漏极的漏极，其中，所述pmos晶体管和所述nmos晶体管的各自栅极在所述每个写入线驱动器电路的输入处连接在一起，以接收所述相应的独立使能信号。
在读辅助电路的一些实施例中，所述每个写入线驱动器电路经由所述相应的写入线连接至多个存储器单元中的相应存储器单元；以及所述相应的写入线提供相应的写入线电压，以在所述相应存储器单元的读取操作期间控制传输晶体管。
在读辅助电路的一些实施例中，所述分压器电路包括：串联连接的第一nmos晶体管和第二nmos晶体管，以形成提供所述源极写入线电压的节点；以及pmos晶体管，所述pmos晶体管具有连接至所述第一nmos晶体管的漏极的漏极，并具有连接至所述电源电压的源极。
前述详细描述还公开了存储器系统，该多个存储器系统包括多个存储器单元和读辅助电路。每个存储器单元包括：双稳态锁存器，存储逻辑状态；以及传输晶体管，耦合在所述双稳态锁存器和位线之间，其中，所述传输晶体管工作以响应于控制所述传输晶体管的写入线电压，选择性地将所述逻辑状态输出至所述位线。读辅助电路提供多条写入线上的多个写入线电压，其中，每条写入线连接至所述多个存储器单元中的相应存储器单元的相应传输晶体管的栅极。所述读辅助电路包括：分压器电路，响应于主使能信号，并响应于被所述主使能信号使能的读辅助，以将电源电压分压并且在所述分压器电路的输出处提供源极写入线电压。读辅助电路还包括多个写入线驱动器电路，与所述多个存储器单元相对应，每个写入线驱动器电路接收所述源极写入线电压，并且根据控制所述每个写入线驱动器电路的相应的独立使能信号而选择性地将所述源极写入线电压应用于所述多条写入线中的相应写入线。
在存储器系统的一些实施例中，所述分压器电路包括串联连接的第一pmos晶体管和第二pmos晶体管，以形成提供所述源极写入线电压的节点。
在存储器系统的一些实施例中，所述源极写入线电压为所述电源电压的百分比，通过所述第一pmos晶体管的第一电阻与所述第二pmos晶体管的第二电阻相比较的比率来确定所述百分比，并且其中，所述第二pmos晶体的尺寸小于所述第一pmos晶体管的尺寸，使得所述电源电压的所述百分比大于所述电源电压的90％。
在存储器系统的一些实施例中，所述第一pmos晶体管包括接收第一控制信号的第一栅极并且所述第二pmos晶体包括接收第二控制信号的第二栅极，其中，所述第一控制信号和所述第二控制信号通过所述分压器电路共同地控制所述源极写入线电压的生成。
在存储器系统的一些实施例中，所述第一控制信号指示睡眠模式并且响应于所述睡眠模式被激活而使所述第一pmos晶体管截止，以使所述源极写入线电压的生成无效；以及所述第二控制信号是主使能信号，所述主使能信号响应于读辅助被激活以及睡眠模式被去激活而使能所述源极写入线电压的生成。
在存储器系统的一些实施例中，所述分压器电路包括：串联连接的第一pmos晶体管和第二pmos晶体管，以形成提供所述源极写入线电压的节点；以及nmos晶体管，所述nmos晶体管具有连接至所述第二pmos晶体管的漏极的漏极，并且具有接地的源极。
在存储器系统的一些实施例中，所述分压器电路包括：串联连接的第一nmos晶体管和第二nmos晶体管，以形成提供所述源极写入线电压的节点；以及pmos晶体管，所述pmos晶体管具有连接至所述第一nmos晶体管的漏极的漏极，并且具有连接至所述电源电压的源极。
前述详细描述还公开了一种在读取操作期间将读辅助提供给多个存储器单元的方法。该方法包括：接收主使能信号；以及确定所述主使能信号是否表明读辅助可用于所述多个存储器单元。该方法还包括响应于确定所述读辅助可用于所述多个存储器单元，将电源电压分压以生成源极写入线电压；以及根据与多个存储器单元中的子集相关联的相应的独立使能信号，基于所述源极写入线电压而生成用于所述多个存储器单元中的子集的一个或多个写入线电压。另外地，该方法还包括基于所述相应的独立使能信号，将所述一个或多个写入线电压应用于所述多个存储器单元的子集，以在所述读取操作期间使能所述多个存储器单元的子集以用于读辅助。
在所述的生成所述一个或多个写入线电压包括：根据所述相应的独立使能信号选择性地将所述源极写入线电压应用于一条或多条写入线，其中，所述一条或多条写入线中的每条写入线控制所述多个存储器单元的所述子集中的存储器单元的读取操作。
前述详细描述参考附图以示出与本公开一致的示例性实施例。在前述详细描述中参考的“示例性实施例”表明所描述的示例性实施例可以包括特定部件、结构或特征，但是每个示例性实施例可以没有必要均包括特定部件、结构或特征。而且，这种短语对相同的示例性实施例不是必须要参考的。此外，是否明确描述，但是与示例性实施例有关的任何部件、结构或特征可以独立地或以任何组合的方式包括其他示例性实施例的部件、结构或特征。
前述详细描述不意味着进行限制。相反，仅根据权利要求和权利要求的等同物来限定本公开的范围。应该理解，是前述详细描述而不是摘要部分意欲用于解释权利要求。摘要部分可以阐述本公开的一个或多个实施例而不是所有实施例，因此，摘要部分不意欲以任何方式限制本公开、权利要求及其等同物。
提供了前述详细描述中所描述的示例性实施例以用于说明的目的，并且不意欲构成限制。其他示例性实施例是可能的，并且可以对示例性实施例进行修改同时保持在本公开的主旨和范围内。已经借助于示出特定功能或其关系的实施方式的功能构建块而描述了前述详细描述。这些功能构建块的边界在本文中任意地限定以用于便于描述。可以限定可选边界，只要适当地实施特定功能及其关系。
可以以硬件、固件、软件或它们的组合的方式来实施本公开的实施例。本公开的实施例还可以实施为存储在机器可读介质上的指令，该指令可以通过一个或多个处理器读取或执行。机器可读指令可以包括用于以通过机器(例如，计算电路)可读的形式存储或传输信息的任何机制。例如，机器可读介质可以包括非暂时性机器可读介质，诸如只读存储器(rom)、随机存取存储器(ram)；磁盘存储介质；光学存储介质；闪速存储器件等。作为另一示例，机器可读介质可以包括暂时性机器可读介质，诸如电学、光学、声学或其他形式的传播信号(例如，载波、红外信号、数字信号等)。此外，本文中固件、软件、例程、指令可以描述为执行某些动作。然而应用理解，这种描述仅为了方便，并且实际上这些动作由执行固件、软件、例程、指令等的计算器件、处理器、控制器或其他器件而产生。
前述详细描述完全显示了本公开的一般性质，其他人可以通过应用本领域技术人员公知的知识对这种示例性实施例的各种应用容易地进行其他修改和/或改编而不需要过度试验，而没有脱离公开的主旨和范围。因此，基于本文中所提供的教导和指导的这种改编或修改，意欲在示例性实施例的含义和大量等同物的范围内。因此，应该理解，本文中的短语或术语用于说明的目的而不是限制的目的，使得本领域技术人员根据本文中的教导来解释本说明书中的术语或短语。
技术特征：
1.一种辅助电路，包括：
分压器电路，配置为将电源电压分压并且在所述分压器电路的输出处提供源极写入线电压；以及
多个写入线驱动器电路，每个写入线驱动器电路配置为接收所述源极写入线电压，并根据控制所述每个写入线驱动器电路的相应的独立使能信号选择性地将所述源极写入线电压应用于相应的写入线。
2.根据权利要求1所述的读辅助电路，其中，所述分压器电路包括串联连接的第一pmos晶体管和第二pmos晶体管以形成提供所述源极写入线电压的节点。
3.根据权利要求2所述的读辅助电路，其中，
所述第一pmos晶体管包括连接至所述电源电压的源极；以及
所述第二pmos晶体管包括在提供所述源极写入线电压的所述节点处连接至所述第一pmos晶体管的漏极的源极，和接地的漏极。
4.根据权利要求2所述的读辅助电路，其中，所述源极写入线电压为所述电源电压的百分比，通过所述第一pmos晶体管的第一电阻与所述第二pmos晶体管的第二电阻相比较的比率来确定所述百分比。
5.根据权利要求2所述的读辅助电路，其中，所述第一pmos晶体管包括接收第一控制信号的第一栅极并且所述第二pmos晶体包括接收第二控制信号的第二栅极，其中，所述第一控制信号和所述第二控制信号通过所述分压器电路共同地控制所述源极写入线电压的生成。
6.根据权利要求5所述的读辅助电路，其中，所述第一控制信号指示睡眠模式并且响应于所述睡眠模式被激活而使所述第一pmos晶体管截止以使所述源极写入线电压的生成无效。
7.根据权利要求5所述的读辅助电路，其中，所述第二控制信号为主使能信号，所述主使能信号响应于读辅助被激活和睡眠模式被去激活而使能所述源极写入线电压的生成。
8.根据权利要求1所述的读辅助电路，其中，所述分压器电路包括：
串联连接的第一pmos晶体和第二pmos晶体，以形成提供所述源极写入线电压的节点；以及
nmos晶体管，所述nmos晶体管具有连接至所述第二pmos晶体管的漏极的漏极，并且具有接地的源极。
9.一种存储器系统，包括：
多个存储器单元，每个存储器单元包括：
双稳态锁存器，存储逻辑状态；以及
传输晶体管，所述传输晶体管耦合在所述双稳态锁存器和位线之间，其中，所述传输晶体管配置为响应于控制所述传输晶体管的写入线电压，选择性地将所述逻辑状态输出至所述位线；以及
读辅助电路，所述读辅助电路被配置为提供多条写入线上的多个写入线电压，每条写入线连接至所述多个存储器单元中的相应存储器单元的相应传输晶体管的栅极，所述读辅助电路包括：
分压器电路，所述分压器电路响应于主使能信号，并被配置为响应于被所述主使能信号使能的读辅助，将电源电压分压并且在所述分压器电路的输出处提供源极写入线电压；以及
多个写入线驱动器电路，所述多个写入线驱动器电路与所述多个存储器单元相对应，每个写入线驱动器电路配置为接收所述源极写入线电压并且根据控制所述每个写入线驱动器电路的相应的独立使能信号而选择性地将所述源极写入线电压应用于所述多条写入线中的相应写入线。
10.一种在读取操作期间将读辅助提供给多个存储器单元的方法，包括：
接收主使能信号；
确定指示读辅助的所述主使能信号是否可用于所述多个存储器单元；
响应于确定所述读辅助可用于所述多个存储器单元，将电源电压分压以生成源极写入线电压；
根据与所述多个存储器单元中的子集相关联的相应的独立使能信号，基于所述源极写入线电压而生成用于所述多个存储器单元中的所述子集的一个或多个写入线电压；以及
基于所述相应的独立使能信号，将所述一个或多个写入线电压应用于所述多个存储器单元的所述子集，以在所述读取操作期间使能所述多个存储器单元的所述子集以用于读辅助。
技术总结
公开了读辅助电路，读辅助电路包括分压器电路和多个写入线驱动器电路。分压器电路配置为将电源电压分压并且在所述分压器电路的输出处的源极写入线电压提供给多个写入线驱动器电路。每个写入线驱动器电路配置为接收源极写入线电压，并根据控制每个写入线驱动器电路的相应的独立使能信号选择性地将源极写入线电压应用于相应的写入线。本发明实施例还涉及一种存储器系统以及一种在读取操作期间将读辅助提供给多个存储器单元的方法。
技术研发人员：藤原英弘;廖宏仁;潘显裕;林志宇;陈炎辉;赛赫尔·普列特·辛格
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：.06.28
技术公布日：.01.07
