本申请要求于8月11日在韩国知识产权局提交的韩国专利申请No.10--0102540的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本发明构思的实施例涉及一种半导体存储器，并且更具体地说，涉及一种非易失性存储器装置和非易失性存储器装置的操作方法。
背景技术：
非易失性存储器装置是一种即使在断电时仍保留数据的存储器。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。
PRAM、MRAM、RRAM和FRAM的存储器单元可由于其结构特性而泄漏电流。泄漏的电流(以下称为“漏电流”)是无意中产生的电流。漏电流可在非易失性存储器装置的操作中引起错误，尤其是当漏电流的量在存储器装置的操作期间不均匀时。
技术实现要素：
本发明构思的实施例涉及通过控制存储器单元的漏电流增强非易失性存储器装置的可靠性。
根据本发明构思的实施例，一种非易失性存储器装置包括：存储器单元阵列，其包括形成在主体上的多个存储器单元和伪单元；行解码器，其通过字线连接至存储器单元；伪位线偏置电路，其通过伪位线连接至伪单元；伪字线偏置电路，其通过多条伪字线连接至伪单元，其中伪字线偏置电路被构造为将相同或不同的电压施加至对应的各条伪字线以将选择的伪单元关断和调整流动通过伪单元的伪漏电流；写驱动器和读出放大器，其通过位线连接至存储器单元，其中通过对伪漏电流的调整而使存储器单元中的漏电流保持在实质上均匀的电平。
根据本发明构思的实施例，一种非易失性存储器装置包括：存储器单元阵列，其包括存储器单元和伪单元；行解码器，其通过字线连接至存储器单元；伪字线偏置电路，其通过伪字线连接至伪单元；写驱动器和读出放大器，其通过位线连接至存储器单元并且通过伪位线连接至伪单元；伪位线偏置电路，其通过伪位线连接至伪单元；源极线驱动器，其通过源极线连接至存储器单元并且通过伪源极线连接至伪单元；泄漏检测器，其通过伪源极线连接至伪单元，并且检测流动通过伪单元的漏电流的量；以及体偏置电路，其根据漏电流的量调整其中形成有存储器单元和伪单元的主体的偏置电压。
根据本发明构思的实施例，一种包括存储器单元和伪单元的非易失性存储器装置的操作方法包括：检测流动通过伪单元的漏电流的量；以及根据漏电流的量调整其中形成有存储器单元和伪单元的主体的偏置电压。
根据本发明构思的实施例，伪单元中的每一个中的可变电阻元件可包括钉扎层、隧穿层和自由层，其中，钉扎层具有固定磁化方向，并且自由层具有根据施加至可变电阻元件的电压或电流而变化的磁化方向。
根据本发明构思的实施例，泄漏检测器根据流动通过伪单元的漏电流的量将输出至体偏置电路的使能信号激活或去激活。
根据本发明构思的实施例，存储器单元阵列还包括参考单元，其通过参考源极线连接至源极线驱动器,通过参考位线连接至写驱动器和读出放大器，并且连接至字线。
根据本发明构思的实施例，参考单元中的每一个与存储器单元或伪单元具有相同的结构，并且存储预先确定的数据比特。
附图说明
本领域普通技术人员从下面结合附图的描述中将更好地理解本发明构思，其中除非另有说明，否则相同标号在不同附图中始终指代相同部件，并且其中：
图1示出了根据本发明构思的实施例的非易失性存储器装置；
图2示出了存储器单元阵列的存储器单元的示例；
图3示出了一个存储器单元的示例；
图4示出了在读操作中图2的存储器单元中产生漏电流的示例；
图5示出了第一漏电流的改变的示例；
图6是示出根据本发明构思的实施例的非易失性存储器装置的操作方法的流程图；
图7示出了检测到来自伪单元的漏电流的量的示例；
图8示出了根据本发明构思的实施例的泄漏检测器的示例；
图9示出了根据本发明构思的实施例的体偏置电路的示例；
图10示出了当将体偏置电路去激活时漏电压的改变；
图11示出了当将体偏置电路激活时体偏置电压的改变；
图12示出了当将体偏置电路激活时漏电压的改变；
图13示出了根据本发明构思的实施例的电压产生器的示例；
图14示出了根据本发明构思的实施例的泄漏检测器；
图15是示出根据本发明构思的实施例的非易失性存储器装置的框图；以及
图16是示出根据本发明构思的实施例的非易失性存储器装置的框图。
具体实施方式
下面，将详细描述本发明构思的实施例，其描述程度使得本领域普通技术人员在不用进行过度实验的情况下将能够实施本发明构思。
图1示出了根据本发明构思的实施例的非易失性存储器装置100。参照图1，非易失性存储器装置100包括存储器单元阵列110、行解码器120、伪字线偏置电路130、源极线驱动器140、写驱动器和读出放大器150、伪位线偏置电路155、数据缓冲器160、泄漏检测器170、体偏置电路180和控制逻辑190。
例如，存储器单元阵列110包括形成在主体111(参照图3)上的多个存储器单元MC和伪单元DC。存储器单元MC连接至源极线SL1至SLn、位线BL1至BLn和字线WL1至WLm。存储器单元MC可按照多行多列排列。所述多行存储器单元MC可分别与字线WL1至WLm连接。所述多列存储器单元MC可分别连接至源极线SL1至SLn和位线BL1至BLn。
伪单元DC连接至伪源极线DSL、伪位线DBL和伪字线DWL1至DWLm。伪单元DC可排列成一列。多行伪单元DC可分别与伪字线DWL1至DWLm连接。在图1中示出的实施例中，存储器单元阵列110包括一列伪单元DC。然而，本领域普通技术人员应该理解并认识到，根据本发明构思，伪单元DC的列数不限于此。
另外，存储器单元MC和伪单元DC可具有相同的结构。例如，存储器单元MC和伪单元DC中的每一个可包括一个可变电阻元件VR(见图2)和一个选择晶体管ST(见图2)。将参照图2和图3更完全地描述存储器单元MC和伪单元DC的结构。
继续参照图1，连接着存储器单元MC的字线WL1至WLm可与连接着伪单元DC的伪字线DWL1至DWLm在物理上分离或电分离。可独立于伪字线DWL1至DWLm的电压来控制字线WL1至WLm的电压。
行解码器120可从外部装置接收行地址RA。行解码器120也可根据行地址RA控制字线WL1至WLm的电压。例如，行解码器120可将用于读或写操作的电压施加至由行地址RA选择的字线，并且可将用于禁止读或写操作的电压施加至未选择的其它字线。
伪字线偏置电路130可控制伪字线DWL1至DWLm的电压。例如，伪字线偏置电路130可将用于将伪单元DC的选择晶体管关断的电压施加至伪字线DWL1至DWLm。例如，伪字线偏置电路130可将相同电压或者可将不同电压施加至伪字线DWL1至DWLm。根据本发明构思的实施例，由于存储器单元和伪单元二者可形成在相同主体上，因此通过将电压施加至对应的伪字线以将选择的伪单元关断并调整流动通过伪单元的伪漏电流，存储器单元漏电流可通过对伪漏电流的调整而保持在实质上均匀的电平。通过将存储器单元漏电流保持在实质上均匀的电平，可保持或增大读裕度(read margin)，以减小或防止操作错误。
源极线驱动器140通过源极线SL1至SLn与存储器单元MC连接。在读操作或写操作中，源极线驱动器140可将用于读操作或写操作的电压施加至由来自外部装置的列地址CA选择的源极线。源极线驱动器140可将用于禁止读或写操作的电压施加至未选择的其它源极线。
写驱动器和读出放大器150(或写驱动器和读出放大器电路)通过位线BL1至BLn与存储器单元MC连接。在读操作或写操作中，写驱动器和读出放大器150可将写电流(或电压)施加至由列地址CA选择的位线，或者可感测选择的位线的电流(或电压)。写驱动器和读出放大器150可将用于禁止的读或写操作电压施加至未选择的其它位线。
如图1所示，伪位线偏置电路155通过伪位线DBL与伪单元DC连接。伪位线偏置电路155可将用于检测漏电流的电压施加至伪位线DBL。伪位线偏置电路155可将地电压施加至伪位线DBL。
数据缓冲器160通过数据线DL连接至写驱动器和读出放大器150。数据缓冲器160可与外部装置交换数据“DATA”。数据缓冲器160可将从外部装置转移的数据“DATA”加载至写驱动器和读出放大器150的写驱动器上。数据缓冲器160可将通过写驱动器和读出放大器150的读出放大器感测的数据转移至外部装置。
泄漏检测器170可检测流动通过伪单元DC的漏电流。例如，当伪字线偏置电路130将关断电压施加至伪字线DWL1至DWLm时流动通过伪单元DC的电流可为漏电流。随着漏电流的量变化，泄漏检测器170可将使能信号EN激活或去激活。
体偏置电路180可响应于使能信号EN而调整将被施加至存储器单元阵列110的主体111(参照图3)的体偏置电压VBB。例如，如果漏电流的量增大，则体偏置电路180可减小体偏置电压VBB。如果漏电流的量减小，则体偏置电路180可增大体偏置电压VBB。
控制逻辑190可控制非易失性存储器装置100的写操作和读操作。控制逻辑190可控制将在写或读操作中施加的电压的电平、施加电压的时序和非易失性存储器装置100的组件的操作时序。
图2示出了存储器单元阵列110的存储器单元MC的示例。在图2中例示了3×3存储器单元MC的阵列连接至第一源极线SL1至第三源极线SL3、第一位线BL1至第三位线BL3以及第一字线WL1至第三字线WL3。图3示出了存储器单元MC之一的示例。参照图1至图3，一个存储器单元包括选择晶体管ST和可变电阻元件VR。
选择晶体管ST形成在主体111中，并且包括与源极线SL连接的第一结113、形成在主体111中并且通过可变电阻元件VR与位线BL连接的第二结114、以及在第一结113与第二结114之间形成在主体111上方并且形成字线WL的栅极112。
可变电阻元件VR包括钉扎层(pinned layer)PL、隧穿层TL和自由层FL。钉扎层PL具有固定的磁化方向。自由层FL具有根据施加至可变电阻元件VR的电压(或电流)而变化的磁化方向。
可变电阻元件VR的电阻可根据自由层FL的磁化方向是与钉扎层PL的磁化方向相同(或相似程度)还是与钉扎层PL的磁化方向不同(或不同程度)而变化。可变电阻元件VR可按照电阻大小的形式存储数据。
例如，存储器单元MC和伪单元DC可共享主体111。栅极112可在垂直于位线BL的方向上延伸，以与另一列中的存储器单元MC的栅极112连接。相同行中的存储器单元的栅极可彼此连接，以形成字线WL。
图4示出了在读操作中图2的存储器单元MC中产生漏电流的示例。在实施例中，假设对应于第二源极线SL2、第二位线BL2和第二字线WL2的存储器单元是选择的存储器单元MC_S，而其它存储器单元是未选择的存储器单元。
在读操作中，与选择的存储器单元MC_S共享源极线和位线的存储器单元中可产生漏电流。例如，假设导致漏电流的存储器单元是泄漏存储器单元MC_L。在图4中，连接至第二源极线SL2和第二位线BL2以及第一字线WL1和第三字线WL3的存储器单元可为泄漏存储器单元MC_L。
在读操作中，将读电压VREAD施加至选择的第二源极线SL2，并且将读禁止电压(例如，地电压VSS)施加至未选择的第一源极线SL1和第三源极线SL3。在选择的第二位线BL2中执行感测，并且将读禁止电压(例如，地电压VSS)施加至未选择的第一位线BL1和第三位线BL3。
将用于使选择晶体管ST导通的导通电压VON施加至选择的第二字线WL2。将用于使选择晶体管ST关断的关断电压VOFF施加至未选择的第一字线WL1和第三字线WL3。因此，连接至第二字线WL2的选择晶体管ST导通，并且连接至第一字线WL1和第三字线WL3的选择晶体管ST关断。
将相同的读禁止电压施加至第一源极线SL1和第一位线BL1。因此，电流不流至连接至第一源极线SL1和第一位线BL1的存储器单元。相似地，将相同的读禁止电压施加至第三源极线SL3和第三位线BL3。因此，电流不流至连接至第三源极线SL3和第三位线BL3的存储器单元。
第二位线BL2的电压(例如，感测电压VS)可设为低于读电压VREAD。因此，电流可从第二源极线SL2通过选择的存储器单元MC_S流至第二位线BL2。流动通过选择的存储器单元MC_S的电流被称作“单元内电流IC”。可通过测量单元内电流IC的大小来测量选择的存储器单元MC_S的可变电阻元件VR的电阻，因此可读数据。
由于第二源极线SL2的读电压VREAD高于第二位线BL2的感测电压VS，因此，即使泄漏存储器单元MC_L的选择晶体管ST关断，漏电流可流动通过泄漏存储器单元MC_L。流动通过各个泄漏存储器单元MC_L的漏电流可为第一漏电流IL1。
写驱动器和读出放大器150可基于流动通过第二位线BL2的电流的量读取存储在选择的存储器单元MC_S中的数据。单元内电流IC是流动通过第二位线BL2的电流的主导分量。然而，流动通过泄漏存储器单元MC_L的第一漏电流IL1也可对流至第二位线BL2的电流具有影响。
在流动通过各个泄漏存储器单元MC_L的第一漏电流IL1的量固定的情况下，写驱动器和读出放大器150可运用固定量的漏电流，以读数据。然而，第一漏电流IL1可根据周边环境的改变而变化。
图5示出了第一漏电流IL1的改变的示例。在图5中，水平轴线表示温度Temp，并且竖直轴线表示漏电流的量。参照图5，第一漏电流IL1的量可随着温度Temp相对于室温(例如，25℃)在热方向上升高而呈指数增大。第一漏电流IL1的量随着温度Temp在冷方向上减小而减小。可改变漏电流的量的温度的改变可影响读裕度和写裕度。读裕度是在读时的噪声裕度(noise margin)，写裕度是在写时的噪声裕度。
再参照图1至图4，如果第一漏电流IL1的量根据环境的改变而变化，则写驱动器和读出放大器150的读裕度减小。例如，产生读错误的可能性增大。为了防止以上问题，根据本发明构思的实施例的非易失性存储器装置100包括伪单元DC、伪字线偏置电路130、伪位线偏置电路155、泄漏检测器170和体偏置电路180。
伪字线偏置电路130、伪位线偏置电路155和泄漏检测器170控制伪字线DWL1至DWLm、伪位线DBL和伪源极线DSL的电压，以使得漏电流在伪单元DC中流动。泄漏检测器170可检测流动通过各个伪单元DC的漏电流的量。体偏置电路180根据检测到的电流量调整体偏置电压VBB。
如果调整了体偏置电压VBB，则调整了流动通过各个伪单元DC的漏电流。根据本发明构思的实施例的非易失性存储器装置100可调整体偏置电压VBB，以使得即使环境(例如，温度)变化，流动通过各个伪单元DC的漏电流的量也是均匀的。如果调整了流动通过各个伪单元DC的漏电流的量，则调整了共享主体111的存储器单元MC中的每一个的漏电流的量。因此，非易失性存储器装置100的可靠性可提高。
图6是示出根据本发明构思的实施例的非易失性存储器装置100的操作方法的流程图。参照图1和图6，在操作S 110中，非易失性存储器装置100可检测来自伪单元DC的漏电流的量。例如，伪字线偏置电路130可将关断电压施加至伪字线DWL1至DWLm。关断电压可包括地电压。
伪位线偏置电路155可将地电压施加至伪位线DBL。泄漏检测器170可将第一偏置电压VB1(参照图7)施加至伪源极线DSL。施加至伪字线DWL1至DWLm、伪位线DBL和伪源极线DSL的电压可导致伪单元DC中的漏电流。泄漏检测器170可检测流动通过伪源极线DSL的漏电流的量。
在操作S120中，非易失性存储器装置100可基于漏电流的量调整体偏置电压VBB。泄漏检测器170可根据检测到的漏电流的量激活或去激活使能信号EN。体偏置电路180可响应于使能信号EN调整体偏置电压VBB。
图7示出了检测到来自伪单元DC的漏电流的量的示例。图7中例示了连接至伪源极线DSL、伪位线DBL和第一伪字线DWL1至第三伪字线DWL3的3×1伪单元DC。伪单元DC中的每一个可包括选择晶体管ST和可变电阻元件VR。可变电阻元件VR可包括钉扎层PL、隧穿层TL和自由层FL。各个伪单元DC的结构可与图3所示的结构相同。
伪字线偏置电路130可将关断电压VOFF施加至伪字线DWL1至DWL3。关断电压VOFF可包括地电压。伪位线偏置电路155可将伪位线电压VDBL施加至伪位线DBL。伪位线电压VDBL可包括地电压。
泄漏检测器170可将第一偏置电压VB1施加至伪源极线DSL。第一偏置电压VB1可高于伪位线电压VDBL。在各个伪单元DC中，由于第一偏置电压VB1与伪位线电压VDBL之间的电压差，可产生第二漏电流IL2。在伪源极线DSL中可产生对应于第二漏电流IL2之和的第三漏电流IL3。
如参照图4的描述，可通过读电压VREAD与第二位线BL2的感测电压VS之间的电压差产生各个存储器单元MC的第一漏电流IL1。第一漏电流IL1的量(或电流量之和)可足够小以不能被简单检测器容易地检测到。
为了容易地检测第二漏电流IL2的量(或者第三漏电流IL3的量)，可将第二漏电流IL2放大为大于第一漏电流IL1。例如，可将第一偏置电压VB1与伪位线电压VDBL之间的差(例如，第一电压差)控制为与读电压VREAD与感测电压VS之间的差(例如，第二电压差)成比例。
可将第一偏置电压VB1与伪位线电压VDBL之间的第一电压差控制为读电压VREAD与感测电压VS之间的第二电压差的多倍(例如，整数倍或实数倍)。如果将第一电压差控制为大于第二电压差，第二漏电流IL2的量可大于第一漏电流IL1的量。因此，可容易地检测第二漏电流IL2或第三漏电流IL3。
图8示出了可用于构成根据本发明构思的实施例的泄漏检测器170的电路的示例。现在，参照图1和图8，泄漏检测器170可包括电压驱动器171、电流镜174、电阻元件177和比较器178。电压驱动器171可控制伪源极线DSL的电压。电压驱动器171包括比较器172和驱动晶体管173。
比较器172可包括向其施加第一偏置电压VB1的正输入和在偏置节点BN处连接至伪源极线DSL的负输入。如果伪源极线DSL的电压低于第一偏置电压VB1，则比较器172可增大驱动晶体管173的栅极电压。如果驱动晶体管173的栅极电压增大，则伪源极线DSL的电压增大。
如果伪源极线DSL的电压高于第一偏置电压VB1，则比较器172可减小驱动晶体管173的栅极电压。如果驱动晶体管173的栅极电压减小，则伪源极线DSL的电压减小。例如，电压驱动器171包括使伪源极线DSL的电压保持在第一偏置电压VB1的电压跟随器。
电流镜174包括第一镜晶体管175和第二镜晶体管176。第一镜晶体管175连接在向其供应电源电压的电源节点VDD与电压驱动器171之间。第一镜晶体管175的栅极可与第一镜晶体管175的连接至电压驱动器171的节点连接。
继续参照图8，第二镜晶体管176连接在电源节点VDD与比较节点CN之间。第二镜晶体管176的栅极可与第一镜晶体管175的栅极连接。电流镜174可对流经伪源极线DSL的第三漏电流IL3进行镜像处理，并且可将镜像电流作为第四漏电流IL4输出。
如上所述，第三漏电流IL3的量可足够小以不能被简单检测器容易地检测到。为了容易地检测第三漏电流IL3的量，可将第四漏电流IL4放大为大于第三漏电流IL3。
例如，可将第二镜晶体管176的大小(例如，沟道大小)制造为大于第一镜晶体管175的大小(例如，沟道大小)。如果第二镜晶体管176的大小大于第一镜晶体管175的大小(例如，第二镜晶体管176比第一镜晶体管175具有更大的沟道大小)，则第四漏电流IL4的量可大于第三漏电流IL3的量。根据本发明构思，可通过这种构造容易地检测第四漏电流IL4。
电阻元件177连接在向其供应地电压的地节点GND与比较节点CN之间。电阻元件177可包括用作电阻器的各种元件。例如，在本发明构思的实施例中，电阻元件177可包括晶体管。可将参考电压VREF施加至作为电阻元件177的晶体管的栅极。作为电阻元件177的晶体管的沟道大小根据参考电压VREF而变化。例如，电阻元件177的电阻值可根据参考电压VREF而变化。
通过电阻元件177在比较节点CN形成漏电压VL。漏电压VL可与电阻元件177的电阻值成比例，并且可与第四漏电流IL4的量成比例。比较器178可将比较节点CN的漏电压VL与第二偏置电压VB2进行比较。比较器178的比较结果可作为使能信号EN输出。
当漏电压VL低于第二偏置电压VB2时，比较器178可将使能信号EN去激活。当漏电压VL高于第二偏置电压VB2时，比较器178可将使能信号EN激活。换句话说，比较器178可将通过第四漏电流IL4表达的伪单元DC的漏电流的量与通过第二偏置电压VB2表达的阈量进行比较，并且可根据比较结果将使能信号EN激活或去激活。
在本发明构思的实施例中，可调整第一偏置电压VB1、参考电压VREF和第二偏置电压VB2。泄漏检测器170还可包括电压产生器(未示出)，以调整第一偏置电压VB1、参考电压VREF和第二偏置电压VB2的电平。
第一偏置电压VB1的电平可增大以放大第三漏电流IL3的量。可以鉴于将被放大的第三漏电流IL3的量和/或鉴于将相对于第三漏电流IL3放大的第四漏电流IL4的量来增大参考电压VREF。
可以鉴于将被放大的第三漏电流IL3的量和/或鉴于将相对于第三漏电流IL3放大的第四漏电流IL4的量来增大第二偏置电压VB2。相似地，可将第一偏置电压VB1、参考电压VREF和第二偏置电压VB2减小，以减小将被放大的量。
可根据制造商或用户的设置、根据外部装置的请求、或根据环境的改变来调整第一偏置电压VB1、参考电压VREF或第二偏置电压VB2。将参照图13更完全地描述调整第一偏置电压VB1、参考电压VREF或第二偏置电压VB2的电平的电压产生器。
图9示出了根据本发明构思的实施例的体偏置电路180的示例。参照图1和图9，体偏置电路180包括时钟电路181、负电荷泵182和电流供应电路183。时钟电路181可输出时钟信号CLK。时钟电路181可包括产生时钟信号CLK的锁相回路或者将外部时钟信号作为时钟信号CLK转移的延迟锁定回路。
负电荷泵182可接收使能信号EN和时钟信号CLK。如果使能信号EN被去激活，则负电荷泵182也可被去激活。如果使能信号EN被激活，则负电荷泵182可响应于时钟信号CLK将体偏置节点BBN的电压抽吸(pump)为负电压。可将体偏置节点BBN的电压作为体偏置电压VBB供应至存储器单元阵列110的主体111(参照图3)。
电流供应电路183可通过体偏置节点BBN将电流供应至主体111。电流供应电路183包括电流源184以及第一晶体管185和第二晶体管186。电流源184连接在向其供应地电压的地节点GND与第二晶体管186之间。例如，电流源184可输出根据温度而变化的电流。电流源184可为CTAT(绝对温度互补，Complementary To Absolute Temperature)电流源。
第一晶体管185连接在向其供应电源电压的电源节点VDD与体偏置节点BBN之间。第一晶体管185的栅极端子可连接至体偏置节点BBN。第二晶体管186连接在电源节点VDD与电流源184之间。第二晶体管186的栅极可与第一晶体管185的栅极连接。第一晶体管185和第二晶体管186可构成对电流源184的电流进行镜像处理的电流镜。
如果温度升高，则第四漏电流IL4(参照图8)的量增大。如果漏电压VL高于第二偏置电压VB2，则负电荷泵182将体偏置节点BBN的电压抽吸为负电压。同时，如果温度升高，则电流源184输出的电流的量减少。也就是说，通过体偏置节点BBN供应至主体111的电流的量减少。因此，可主要通过负电荷泵182确定体偏置节点BBN的电压，并且可将体偏置电压VBB抽吸为负电压。
如果温度降低，则第四漏电流IL4的量减少。如果漏电压VL低于第二偏置电压VB2，则负电荷泵182被去激活。同时，如果温度降低，则电流源184输出的电流的量增加。也就是说，通过体偏置节点BBN供应至主体111的电流的量增大。因此，可主要通过电流供应电路183确定体偏置节点BBN的电压，并且体偏置电压VBB可增大。
如上所述，当温度升高时，负电荷泵182可执行减小体偏置电压VBB的功能。当温度降低时，电流供应电路183执行增大(或恢复)体偏置电压VBB的功能。存储器单元阵列110的漏电流的量可通过负电荷泵182和电流供应电路183保持均匀(或者可保持在给定预定范围内)。
例如，漏电流可保持在基本均匀的电平，并且该均匀电平可为预定电流范围。在实施例中，该范围可为例如约5％。在另一实施例中，该范围可为例如约10％。在又一实施例中，该范围可为例如约2％。本领域普通技术人员应该理解和认识到本发明构思不限于上述示例。
图10示出了当体偏置电路180被去激活时漏电压VL的改变。在图10中，水平轴线表示温度Temp，竖直轴线表示电压。参照图8和图10，漏电压VL可随着温度Temp相对于室温(例如，25℃)在热方向上升高而急剧增大。漏电压VL随着温度Temp在冷方向上降低而逐渐减小。
图11示出了当体偏置电路180被激活时体偏置电压VBB的改变。在图11中，水平轴线表示温度Temp，竖直轴线表示电压。参照图9和图11，体偏置电压VBB可随着温度Temp相对于室温(例如，25℃)在热方向上升高而急剧减小。例如，体偏置电压VBB可对应于如参照图10描述的漏电压VL的急剧增大而急剧减小。
体偏置电压VBB随着温度Temp在冷方向上降低而逐渐增大。例如，体偏置电压VBB可对应于如参照图10描述的漏电压VL的逐渐减小而逐渐增大。
图12示出了当体偏置电路180被激活时漏电压VL的改变。在
图12中，水平轴线表示温度Temp，竖直轴线表示电压。参照图8和图12，不管温度Temp是在热方向上升高还是在冷方向上降低，都可均匀地保持(或可在给定范围内保持)漏电压。
图13示出了根据本发明构思的实施例的电压产生器179的示例。参照图8和图13，电压产生器179包括比较器179_1、第二驱动晶体管179_2、电阻器179_3、第一分压元件179_4至第四分压元件179_7和码产生器179_8。
比较器179_1可将电阻器179_3与第一分压元件179_4之间的电压与第二参考电压VREF2进行比较。比较器179_1可根据比较结果调整第二驱动晶体管179_2的栅极电压。例如，比较器179_1可调整第二驱动晶体管179_2的沟道大小，以使得电阻器179_3与第一分压元件179_4之间的电压与第二参考电压VREF2相同。
第二驱动晶体管179_2连接在向其供应电源电压(或者高于电源电压的电压)的电源节点VDD与电阻器179_3之间。根据比较器179_1的输出调整第二驱动晶体管179_2的栅极电压。第二驱动晶体管179_2可控制将被供应至第一分压元件179_4至第四分压元件179_7的电流的量。
第一分压元件179_4至第四分压元件179_7在电阻器179_3与向其供应地电压的地节点GND之间串联。第一分压元件179_4包括并联的第一分压电阻器R_1和第一分压晶体管TR_1。第二分压元件179_5包括并联的第二分压电阻器R_2和第二分压晶体管TR_2。
第三分压元件179_6包括并联的第三分压电阻器R_3和第三分压晶体管TR_3。第四分压元件179_7包括并联的第四分压电阻器R_4和第四分压晶体管TR_4。第二分压元件179_5与第三分压元件179_6之间的电压可为输出电压VOUT。
可将输出电压VOUT用作第一偏置电压VB1、参考电压VREF或第二偏置电压VB2。输出电压VOUT可具有通过第一分压元件179_4和第二分压元件179_5的上电阻分量和第三分压元件179_6和第四分压元件179_7的下电阻分量划分第二参考电压VREF2而获得的电平。
码产生器179_8可输出第一码C1至第四码C4。将第一码C1至第四码C4分别转移至第一分压晶体管TR_1至第四分压晶体管TR_4的栅极。如果码产生器179_8将第一分压晶体管TR_1和第二分压晶体管TR_2之一关断，则与输出电压VOUT关联的上电阻分量增大。因此，输出电压VOUT减小。
如果码产生器179_8将第一分压晶体管TR_1和第二分压晶体管TR_2之一导通，则与输出电压VOUT关联的上电阻分量减小。因此，输出电压VOUT增大。如果码产生器179_8将第三分压晶体管TR_3和第四分压晶体管TR_4之一关断，则与输出电压VOUT关联的下电阻分量增大。因此，输出电压VOUT增大。
如果码产生器179_8将第三分压晶体管TR_3和第四分压晶体管TR_4之一导通，则与输出电压VOUT关联的下电阻分量减小。因此，输出电压VOUT减小。如参照图13的描述，随着码产生器179_8调整第一码C1至第四码C4，可调整输出电压VOUT(也就是说，第一偏置电压VB1、参考电压VREF或第二偏置电压VB2的电平)。
电压产生器179可作为泄漏检测器170的一个组件被包括在泄漏检测器170中。作为另一示例，可将电压产生器179布置在泄漏检测器170之外。码产生器179_8可根据从外部装置或用户提供的信息、环境信息的改变或给定算法调整第一码C1至第四码C4。
图13中示出和描述了第一分压元件179_4至第四分压元件179_7和第一码C1至第四码C4。然而，根据本发明构思的范围和精神的电压产生器179不限于其中包括四个分压元件和四个码的示例。电压产生器179的分压元件的数量和码的数量可为可变的。
图14示出了根据本发明构思的另一实施例的泄漏检测器170’。参照图14，泄漏检测器170’包括电压驱动器171、电流镜174、电阻元件177’和比较器178。与图8的泄漏检测器170相比，可通过电阻器而非晶体管实施电阻元件177’。也就是说，电阻元件177’可为被构造为包括固定电阻器或者可变电阻器。
图15是示出根据本发明构思的实施例的非易失性存储器装置200的框图。参照图15，非易失性存储器装置200包括存储器单元阵列210、行解码器220、伪字线偏置电路230、源极线驱动器240、写驱动器和读出放大器250、伪位线偏置电路255、数据缓冲器260、泄漏检测器270、体偏置电路280和控制逻辑290。
与图1的非易失性存储器装置100相比，非易失性存储器装置200的存储器单元阵列210还包括参考单元RC。参考单元RC通过参考源极线RSL连接至源极线驱动器240并且通过参考位线RBL连接至写驱动器和读出放大器250。参考单元RC连接至字线WL1至WLm。
在读操作中，可参照参考单元RC以读取写在存储器单元MC中的数据。例如，写驱动器和读出放大器250可将流动通过选择的位线的电流(或电压)与流动通过参考位线RBL的电流(或电压)进行比较，以读取选择的存储器单元的数据。
在本发明构思的实施例中，参考单元RC中的每一个可具有与上述存储器单元MC或上述伪单元DC相同的结构，并且可存储预先确定的数据比特。作为另一示例，参考单元RC中的每一个可包括适于读取存储器单元MC的数据的具有固定电阻值的电阻元件。
在图15中将参考单元RC示出并描述为排列为一列。然而，本领域普通技术人员应该理解和认识到参考单元RC可排列为两列或更多列。如果参考单元RC排列为两列或更多列，则不同列中的参考单元可存储不同的数据比特。
图16是示出根据本发明构思的实施例的非易失性存储器装置300的框图。参照图16，非易失性存储器装置300包括存储器单元阵列310、行解码器320、伪字线偏置和解码电路330、源极线驱动器340、写驱动器和读出放大器350、伪位线偏置电路355、数据缓冲器360、泄漏检测器370、体偏置电路380和控制逻辑390。
与图15的非易失性存储器装置200相比，非易失性存储器装置300的伪位线DBL可连接至写驱动器和读出放大器350。非易失性存储器装置200的伪字线偏置电路230可由非易失性存储器装置300的伪字线偏置和解码电路330代替。
根据本发明构思的实施例，写驱动器和读出放大器350和伪位线偏置电路355可交替地控制伪位线DBL。伪源极线DSL可连接至源极线驱动器340。源极线驱动器340和泄漏检测器370可交替地控制伪源极线DSL。
例如，非易失性存储器装置300可具有伪存取模式和体偏置模式。在伪存取模式中，伪位线偏置电路355可不控制伪位线DBL。泄漏检测器370可不控制伪源极线DSL。
伪字线偏置和解码电路330可根据给定算法选择伪字线DWL1至DWLm。例如，伪字线偏置和解码电路330可按次序和一个一个地选择伪字线DWL1至DWLm。
源极线驱动器340和写驱动器和读出放大器350可通过伪源极线DSL和伪位线DBL在通过伪字线偏置和解码电路330选择的伪单元DC上执行存取操作(例如，读操作或写操作)。
例如，在伪存取模式中，可在伪单元DC上按次序执行写操作，以在其中写特定数据值(或电阻值)。在本发明构思的实施例中，可通过按次序读取伪单元DC来检查伪单元DC是否保存特定数据值(或电阻值)。如果确定特定伪单元DC未保存特定数据值(或电阻值)，可在特定伪单元DC上再次执行写操作，以具有特定数据值(或电阻值)。
在体偏置模式中，源极线驱动器340可不控制伪源极线DSL。例如，写驱动器和读出放大器350可将关断电压VOFF施加至伪字线DWL1至DWLm，如参照图1至图13的描述。
伪位线偏置电路355可将伪位线电压VDBL施加至伪位线DBL，如参照图1至图13的描述。泄漏检测器370可将第一偏置电压VB1施加至伪源极线DSL，并且可检测流经伪源极线DSL的第三漏电流IL3。泄漏检测器370可根据检测结果激活或去激活使能信号EN。
根据参照图16描述的本发明构思的实施例，在伪存取模式下，可在伪单元DC上执行写操作或读操作。可有意调整伪单元DC的电阻值，并且可控制伪单元DC的泄漏环境以与存储器单元MC的泄漏环境相似。因此，可通过泄漏检测器370和体偏置电路380调整体偏置电压VBB，以使得存储器装置比已知存储器装置具有更高的可靠性。
根据本发明构思，可检测漏电流的量，并且可根据检测到的电流量调整体偏置电压，以将漏电流保持在基本均匀的电平。因此，由于均匀地保持漏电流的量并且防止由于漏电流的量的改变导致的错误，因此可提供一种具有提高的可靠性的非易失性存储器装置，以及可提供一种非易失性存储器装置的操作方法。
虽然已参照本文讨论的一个或多个实施例描述了本发明构思，但是本领域普通技术人员应该理解和认识到可在不脱离本发明构思的精神和范围的情况下，作出各种改变和修改。因此，应该理解，以上实施例并非限制，而是示意。
技术特征：
1.一种非易失性存储器装置，包括：
存储器单元阵列，其包括形成在主体上的多个存储器单元和伪单元；
行解码器，其通过字线连接至所述存储器单元；
伪位线偏置电路，其通过伪位线连接至所述伪单元；
伪字线偏置电路，其通过多条伪字线连接至所述伪单元；以及
写驱动器和读出放大器，其通过位线连接至所述存储器单元。
2.根据权利要求1所述的非易失性存储器装置，其中，所述存储器单元和所述伪单元具有相同的结构。
3.根据权利要求1所述的非易失性存储器装置，其中，所述伪单元中的一个或多个包括可变电阻元件和分别由所述伪字线控制的选择晶体管，并且
其中，在与所述存储器单元关联的读操作中，所述伪字线偏置电路将用于使所述伪单元的选择晶体管关断的电压施加至所述伪字线。
4.根据权利要求1所述的非易失性存储器装置，还包括：
源极线驱动器，其通过多条源极线连接至所述存储器单元；和泄漏检测器，其通过伪源极线连接至所述伪单元。
5.根据权利要求4所述的非易失性存储器装置，其中，所述伪位线偏置电路将第一电压施加至所述伪位线，并且所述泄漏检测器将高于所述第一电压的第二电压施加至所述伪源极线。
6.根据权利要求5所述的非易失性存储器装置，其中，在与所述存储器单元关联的读操作中，所述第二电压和所述第一电压之间的电压差与第三电压和第四电压之间的电压差成比例，所述第三电压施加至从所述源极线中选择的一条源极线，所述第四电压施加至从所述位线中选择的一条位线。
7.根据权利要求4所述的非易失性存储器装置，其中，所述泄漏检测器检测流至所述伪源极线的第一漏电流的量。
8.根据权利要求7所述的非易失性存储器装置，还包括：
体偏置电路，其被构造为根据所述第一漏电流的量调整其中形成有所述存储器单元和所述伪单元的所述主体的偏置电压。
9.根据权利要求8所述的非易失性存储器装置，其中，所述体偏置电路被构造为当所述第一漏电流的量增大时减小所述偏置电压。
10.根据权利要求8所述的非易失性存储器装置，其中，所述体偏置电路被构造为调整所述偏置电压，以使得所述第一漏电流的量实质上均匀。
11.根据权利要求8所述的非易失性存储器装置，其中，所述泄漏检测器包括：
电压驱动器，其被构造为通过第一偏置电压的输出控制所述伪源极线的电压；
电流镜，其被构造为对流动经过所述伪源极线的所述第一漏电流进行镜像处理，以输出第二漏电流；
电阻元件，其被构造为将来自所述电流镜的所述第二漏电流的量转换为漏电压；以及
比较器，其被构造为将所述漏电压与第二偏置电压进行比较，并且当所述漏电压高于所述第二偏置电压时激活使能信号。
12.根据权利要求11所述的非易失性存储器装置，其中，所述电阻元件包括晶体管并且将所述第二漏电流转移至地节点，所述晶体管具有连接以接收参考电压的栅极。
13.根据权利要求11所述的非易失性存储器装置，其中，所述电流镜放大所述第一漏电流的量，以输出所述第二漏电流。
14.根据权利要求11所述的非易失性存储器装置，其中，所述体偏置电路包括：
负电荷泵，其被构造为响应于所述使能信号的激活将负电压输出至与所述主体相连接的体偏置节点。
15.根据权利要求14所述的非易失性存储器装置，其中，所述体偏置电路还包括：
电流源，其被构造为将偏置电流供应至所述体偏置节点。
16.根据权利要求15所述的非易失性存储器装置，其中，所述电流源与温度成反比地调整所述偏置电流的量。
17.一种非易失性存储器装置，包括：
存储器单元阵列，其包括多个存储器单元和伪单元；
行解码器，其通过字线连接至所述存储器单元；
伪字线偏置电路，其通过伪字线连接至所述伪单元；
写驱动器和读出放大器，其通过位线连接至所述存储器单元并且通过伪位线连接至所述伪单元；
伪位线偏置电路，其通过所述伪位线连接至所述伪单元；
源极线驱动器，其通过源极线连接至所述存储器单元并且通过伪源极线连接至所述伪单元；
泄漏检测器，其通过所述伪源极线连接至所述伪单元，并且被构造为检测流动通过所述伪单元的伪单元漏电流的量；以及
体偏置电路，其被构造为根据所述伪单元漏电流的量调整其中形成有所述存储器单元和所述伪单元的主体的偏置电压。
18.根据权利要求17所述的非易失性存储器装置，其中，所述存储器单元阵列还包括参考单元，所述参考单元通过参考源极线连接至所述源极线驱动器，通过参考位线连接至所述写驱动器和读出放大器，并且连接至所述字线。
19.一种包括存储器单元和伪单元的非易失性存储器装置的操作方法，该方法包括：
由泄漏检测器检测流动通过所述伪单元的漏电流的量；以及
由体偏置电路根据流动通过所述伪单元的所述漏电流的量调整其中形成有所述存储器单元和所述伪单元的主体的偏置电压。
20.根据权利要求19所述的方法，还包括：
由伪字线偏置电路在检测所述漏电流的量之前将所述伪单元的选择晶体管关断。
技术总结
本申请提供了非易失性存储器装置和非易失性存储器装置的操作方法。所述非易失性存储器装置包括：存储器单元，其包括存储器单元和伪单元；行解码器，其通过字线连接至存储器单元；伪字线偏置电路，其通过伪字线连接至伪单元；写驱动器和读出放大器，其通过位线连接至存储器单元；以及伪位线偏置电路，其通过伪位线连接至伪单元。伪字线偏置电路被构造为将相同或不同的电压施加至对应的各条伪字线，以将选择的伪单元关断，和调整流动通过伪单元的漏电流；并且通过对伪单元中的漏电流的调整而使存储器单元中的漏电流保持在基本均匀的电平。
技术研发人员：表锡洙;郑铉泽;宋泰中
受保护的技术使用者：三星电子株式会社
技术研发日：.08.10
技术公布日：.02.26
