quartus的modelsim仿真

testbench的代码在modelsim检测语法及编译，如果有错误可在modelsim中的view->transcript中查看

testbench中的verilog是并行和串行并存的语言

forever

#10 inclk=~inclk;

#10000 $finish;

和

#10000 $finish;

forever

#10 inclk=~inclk;

将是不同的仿真结果，因为在第二部分#10000 $finish;未执行完成之前forever语句是无效的。而#10000 $finish;执行完后整个仿真就结束了

仿真时，在.v文件中的递增量要赋初始值，否则其仿真时为未知状态。

reg outclk,outclk_2,led;

reg[25:0] count,count_2;

initial begin

count<=0;

count_2<=0;

end