贵州大学实验报告
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姓名学号实验组实验时间指导教师成绩实验项目名称4位二进制加减法计数器实验目的了解二进制加减法计数器的设计，进一步了解，熟悉和掌握quartusII的使用方法
学习verilog HDL的编程方法
学会使用vector wave功能仿真实验仪器软件：Altera QuartusII9.0集成开发环境实验原理计数器是数字系统中用得较多的基本逻辑器件，它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时等功能。
计数器的种类很多，按脉冲方式可以分为同步计数器和异步计数器，按进制可以分为二进制计数器和非二进制计数器；按计数过程数字的增减，可分为加计数器减计数器和可逆计数器。
实验设计的是一个4位二进制加减法计数器，该计数器可以通过一个控制信号决定计数器时加计数还是减计数，另外，该寄存器还有一个清零输入，低电平有效。还有一个load装载数据的信号输入，用于预置数据，还有一个C的输出，用于计数器的级联。
4位二进制加减法计数器功能表
R CLK LoadUp down
状态
L x x
H x L
H ↑ H
H ↑ H
X
X
0
1
置零
置数
减法
加法
设计原理框图
从原理图中可见，需要有1bit装载位(load)、1bit清零位(clr)、方向控制位up_down和4bit数据选择位DIN[3..0]。装载位我们采用SW0，清零位采用SW1，方向控制位为SW2。</
